【Xilinx】如何自动格式化Verilog代码

已于 2023-01-05 09:03:59 修改
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分类专栏： Xilinx软件开发 -Master Wang 文章标签： Xilinx Vivado Verilog VSCode AMD
于 2023-01-05 08:07:13 首次发布
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版权

开发环境Vivado+VSCode

【Xilinx】自动格式化Verilog代码

前言

有时候接手别人的代码，或者从网上找的开源代码，每个人风格不一致，对齐缩进也不一样，阅读起来很累。
有没有什么方法能快捷地格式化代码呢。下面我们利用VSCode插件来实现这个需求。

一、安装VSCode并修改Vivado的默认编辑器

VSCode安装就不赘述了，网上有很多教程

VSCode安装完成后，打开Vivado，点击settings
在这里插入图片描述
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找到VSCode的安装路径，输入文件路径+code.exe+[file name] -[line number]
比如在我电脑上是
D:\Users\leo\AppData\Local\Programs\Microsoft VS Code\Code.exe
则输入

D:\Users\leo\AppData\Local\Programs\Microsoft VS Code\Code.exe [file name]-[line number]

这样每次双击.v文件，都会自动打开VSCode。
这个稍微有点麻烦的是VSCode不是集成在Vivado里面，点开会是新窗口。所以最好是双屏开发，一个显示器显示Vivado，一个显示器显示VSCode。可能对用笔记本单屏开发的不是很友好。

二、安装Verilog插件

1. 语法插件

这个插件主要是用于语法高亮显示。

它也可以做格式化，但是不如后面介绍的那个好用，配置起来有点麻烦，有些资源需要vpn，不太通用。有兴趣的可以自己研究
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2. 格式化插件

在这里插入图片描述

三、演示：如何代码格式化

1. 插件演示

首先故意在174行插入一些空格，让它与其他行不对齐
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然后右键选择Format Document
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第一次使用会弹出一个配置对话框，选Configure
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因为我装了好几个格式化插件，这里选第一个。
你也可以选其他的插件，相关的格式化插件有很多，看自己习惯而定。
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点击后可以看到174行重新与其他行对齐了

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2. 修改默认插件

如果后续想修改默认插件，右键选择Format Document With

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如果只是临时测试其他插件，选上面提示的即可。
如果要永久修改，则选最后一行 Configure Default Formatter，然后重新选择需要的插件
在这里插入图片描述

附录

一些比较好的链接

实现自动纠错和TestBench
https://blog.csdn.net/qq_39498701/article/details/84668833

解决vscode无法产生testbench的问题
https://blog.csdn.net/hackerwpf/article/details/114658490

用VSCode编辑verilog代码、iverilog编译、自动例化、自动补全、自动格式化等常用插件
https://zhuanlan.zhihu.com/p/338497672

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