【Xilinx】如何自动格式化Verilog代码

已于 2023-01-05 09:03:59 修改
阅读量3.6k 收藏 18
点赞数 4
分类专栏： Xilinx软件开发 -Master Wang 文章标签： Xilinx Vivado Verilog VSCode AMD
于 2023-01-05 08:07:13 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/aatu/article/details/128557082
版权

开发环境Vivado+VSCode

【Xilinx】自动格式化Verilog代码

前言

有时候接手别人的代码，或者从网上找的开源代码，每个人风格不一致，对齐缩进也不一样，阅读起来很累。
有没有什么方法能快捷地格式化代码呢。下面我们利用VSCode插件来实现这个需求。

一、安装VSCode并修改Vivado的默认编辑器

VSCode安装就不赘述了，网上有很多教程

VSCode安装完成后，打开Vivado，点击settings
在这里插入图片描述
在这里插入图片描述

找到VSCode的安装路径，输入文件路径+code.exe+[file name] -[line number]
比如在我电脑上是
D:\Users\leo\AppData\Local\Programs\Microsoft VS Code\Code.exe
则输入

D:\Users\leo\AppData\Local\Programs\Microsoft VS Code\Code.exe [file name]-[line number]

这样每次双击.v文件，都会自动打开VSCode。
这个稍微有点麻烦的是VSCode不是集成在Vivado里面，点开会是新窗口。所以最好是双屏开发，一个显示器显示Vivado，一个显示器显示VSCode。可能对用笔记本单屏开发的不是很友好。

二、安装Verilog插件

1. 语法插件

这个插件主要是用于语法高亮显示。

它也可以做格式化，但是不如后面介绍的那个好用，配置起来有点麻烦，有些资源需要vpn，不太通用。有兴趣的可以自己研究
在这里插入图片描述

2. 格式化插件

在这里插入图片描述

三、演示：如何代码格式化

1. 插件演示

首先故意在174行插入一些空格，让它与其他行不对齐
在这里插入图片描述

然后右键选择Format Document
在这里插入图片描述
第一次使用会弹出一个配置对话框，选Configure
在这里插入图片描述

因为我装了好几个格式化插件，这里选第一个。
你也可以选其他的插件，相关的格式化插件有很多，看自己习惯而定。
在这里插入图片描述

点击后可以看到174行重新与其他行对齐了

在这里插入图片描述

2. 修改默认插件

如果后续想修改默认插件，右键选择Format Document With

在这里插入图片描述

如果只是临时测试其他插件，选上面提示的即可。
如果要永久修改，则选最后一行 Configure Default Formatter，然后重新选择需要的插件
在这里插入图片描述

附录

一些比较好的链接

实现自动纠错和TestBench
https://blog.csdn.net/qq_39498701/article/details/84668833

解决vscode无法产生testbench的问题
https://blog.csdn.net/hackerwpf/article/details/114658490

用VSCode编辑verilog代码、iverilog编译、自动例化、自动补全、自动格式化等常用插件
https://zhuanlan.zhihu.com/p/338497672

王师傅MasterWang
关注
  • 4
    点赞
  • 踩
  • 18
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
verilog-format:Verilog格式化程序
05-06
Verilog格式 控制台应用程序，用于将格式应用于verilog文件。 如何使用 应用选项： usage: [java -jar verilog-format.jar|./verilog-format|verilog-format.exe] [-f <pathname>] [-h] [-p] [-s <verilog>] [-v] -f,--format <pathname> verilog file -h,--help print this message -p,--print print file formated -s,--settings <ver
2017.12.15学习总结
yanmingshuai1018的博客
12-17 199
知识点： 1. While 循环 while 判断条件：     循环体 else ：     语句块 else语句块如果是break结束循环，则不执行 2. 字符串 (1) 单引号 双引号都可以定义字符串 三引号允许一个字符串跨多行 (2) 可以使用中括号和下标来获取单个字符，或截取字符串：mystr[1]获取单个字符 切片字符串： ① mystr[1:5]截取下标1
Vivado与Vscode编程环境的搭建
最新发布
jingxinliuyue的博客
06-21 1651
Asciiflow2:纯文本流程图绘制工具Draw.io Integration：创建、编辑和维护图表和流程图Waveform Render：波形图绘制Better Align:对齐工具verilog-simplealign：代码对齐TabOut：跳出空格Increment Selection：多条赋值语句的值能递增或递减TCL Language Support：tcl脚本代码高亮显示Verilog Highlight：verilog代码高亮。
VSCODE-Verilog开发插件/(代码格式化+Verilog文件树显示+一键例化+UCF转XDC+代码错误检查+语法高亮)
QQ1391074994的博客
09-27 4014
实现verilog代码格式化功能,一件例化功能,例化的代码自动复制到剪切板,ucf转xdc文件:语法高功能：ucf语法高亮，xdc语法高亮，verilog语法高亮，高云.cst语法高亮。,verilog代码常用片段。verilog代码定义变量悬停显示。代码错误检查.
VSCode配置verilog环境(代码提示+自动例化+格式化)
热门推荐
SEU_wzx的博客
09-11 3万+
VSCode流畅编写verilog，三个插件实现代码提示+自动例化+格式化。Verilog-HDL/SystemVerilog，Verilog_Testbench，SystemVerilog and Verilog Formatter。
Vscode环境下Verilog / System Verilog格式化工具推荐及安装配置方法
qq_18294411的博客
07-11 1万+
最近尝试了几款Verilog代码格式化工具，之前一直没有找到效果十分满意的工具，这次找到了谷歌推出的这款工具，同时支持Verilog和System Verilog，效果非常好，支持自定义的格式化参数也很丰富，在此做一个推荐。......
Verilog中display和write任务以及格式化输出
A100gram的博客
04-04 312
https://www.cnblogs.com/Alfred-HOO/articles/16388640.html
RS232 verilog FPGA代码
05-14
在本例中，Verilog代码将实现RS232的收发功能，包括波特率生成、数据帧格式化、错误检测等。 3. **FPGA实现**：FPGA是一种可编程逻辑器件，允许用户根据需要配置其内部逻辑。使用Verilog在FPGA上实现RS232接口，...
FPGA verilog代码_FPGAverilog_fpga数乘代码_Fpga代码网_fpga_Verilog秒表_
10-02
在电子设计自动化（EDA）领域，FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，允许设计者根据需求定制硬件电路。Verilog是一种硬件描述语言（HDL），常用于FPGA的设计和实现。本篇文章将深入探讨标题...
PmodOLED示例代码verilog
03-28
在这个环境中，Verilog代码可以被综合成适配特定FPGA芯片的配置文件，例如.pbit格式的文件。在本案例中，`pmodoledctrl.bit`就是经过VIVADO综合后生成的配置文件，它包含了驱动PmodOLED所需的逻辑。 **Nexys3_OLED_...
vote_system的verilog代码（电子投票器）.zip
12-20
在Verilog代码中，这通常通过延时检测或状态机实现，即在检测到按键变化后等待一段时间再确认其状态，以确保只响应一次按键操作。 接下来，我们看到的文件“vote_key.bld”可能是构建脚本，用于编译和链接Verilog...
VerilogHDL 代码格式器 V1.2
04-26
这是一款Verilog代码格式化工具. 用于代码格式美化。您可以根据自己的VerilogHDL格式需求，在右侧控制面板中进行控制，左侧即时显示出当前设置的格式。是一款好用的VerilogHDL代码格式工具。
这里是数字手表使用 verilog HDL 的源代码 xilinx 软件可以用于 silulation
01-31
通常，这样的代码文件会包含一个或多个`.v`扩展名的文件，这是Verilog源代码的标准文件格式。其他可能的文件如`.xdc`（Xilinx约束文件）用于定义硬件资源和时序约束，`.bit`或`.bitstream`则是经过综合和实现后的...
Verilog 编程技巧篇（02-09）书写格式化，优雅的代码
新芯设计的博客
01-01 498
芯片原厂必学课程 - 第二篇章 - Verilog 编程技巧篇
Vivado中常用的快捷键
yundanfengqing_nuc的专栏
04-06 8035
主要包括F4、Ctrl+Q键、Ctrl+E键、F6键、F1键。 （1）F4键 F4键应该是Vivado中最常用、最重要的快捷键。其功能在于，一旦选中某个对象（可以是Cell、Net、Pin、Path等），按下F4键，就会在chematic视图中显示该对象。例如，在通过report_timing_summary生成时序报告后，选中一条时序路径，按下F4键就会显示该路径的具体电路，如下图所示。 选中按下F4，就会显示下图： 类似地，在通过Find命令找到目标对象后，选中目标对象，按下F4，就会.
verible (verible-verilog-format)
oldmoney
02-01 1133
Verible 是一套 SystemVerilog / verilog 开发工具，包括解析器、样式检查器、格式化程序和语言服务器。这里为主要分享关于格式化工具verible-verilog-format的使用。用来格式化verilog代码，实现代码风格统一。verible 项目托管于github，项目地址：https://github.com/chipsalliance/verible。也有vscode插件。
【verilog】自动优化verilog的书写格式
sqqwm的专栏
05-21 386
如果有些项目要求对verilog代码进行格式整理，但是前期有些他人的代码格式很乱很多，一行行改起来就会很麻烦，下面解释一个方法，实测可行。
systemverilog/verilog文件操作
qq_33300585的博客
01-20 2804
systemverilog/verilog文件操作
Xilinx vscode
10-06
Xilinx vscode是一种用于开发FPGA的工具链，结合了Xilinx Vivado和VS Code编辑器的功能。它能够提供Verilog代码编辑、编译、仿真以及自动化补全和格式化等功能。你可以使用VS Code编辑Verilog代码，并通过Xilinx vscode插件进行编译和仿真。此外，你还可以使用该插件自动生成testbench代码。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值