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数字电路
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Talk Is Cheap,Show Me You Code.
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74LS138译码器的IP核设计
74LS138译码器IP核设计今天更新74LS138 译码器的IP核设计,Verilog语法实现。74LS138为3位的二进制译码器,其实物图与引脚图如下。74LS138实物图74LS138引脚图和真值表其中G1,G2A,G2B为片选信号,当G1=1,G2A=0,G2B=0时,译码器工作A,B,C为译码地址输入端,Y1~ Y7为译码输出//74LS138的IP核设计module decode74LS138(input A,B,C,input G1,G2A,G2B,output Y0原创 2021-05-10 12:53:48 · 2147 阅读 · 0 评论 -
74LS85的IP核设计
74LS85的IP核设计今天更新一款74LS85芯片的IP核设计实例。74LS85是一款4位数值比较器芯片,作用是可对两个4位二进制码和BCD码进行比较,实物图与引脚图如下:名称引脚2位电源正极与接地Ucc ,GND2个4位二进制数A0A1A2A3,B0B1B2B33位级联I1,I2,I33位输出OA,OB,OCVerilog实例代码如下// 74LS85的Verilog语言设计module Compare_74LS85(input原创 2021-05-08 13:12:32 · 2795 阅读 · 0 评论