74LS138译码器的IP核设计
74LS138译码器IP核设计
今天更新74LS138 译码器的IP核设计,Verilog语法实现。
74LS138为3位的二进制译码器,其实物图与引脚图如下。
74LS138实物图
74LS138引脚图和真值表
其中G1,G2A,G2B为片选信号,当G1=1,G2A=0,G2B=0时,译码器工作
A,B,C为译码地址输入端,Y1~ Y7为译码输出
//74LS138的IP核设计
module decode74LS138(
input A,B,C,
input G1,G2A,G2B,
output Y0
原创
2021-05-10 12:53:48 ·
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