FPGA学习
acmgotoac
这个作者很懒,什么都没留下…
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2021-9-1 verilog中原码补码及$signed
首先,$signed和 $unsigned作用仅在数据位数扩展时有效,前者按最高位扩展,后者按0扩展(前者将最高位视为符号位)。输入一个数的补码:sd: signed deciamlwire signed [3:0] a;assign a = -3'sd1;面对项目:AD9694输出14位补码 -2^(13) 至 2^(13)-1, -8192 8191为将结果输出为非负数,加8192(14位),因此将15’sd8192赋值于一个wire signed。加完成后数据范围0,2^(14.原创 2021-09-01 15:48:56 · 564 阅读 · 0 评论 -
2021-9-1异步复位同步释放
参考跨时钟复位信号的同步module async_rst( input clk, input arst_n, output reg rst_n1 ); reg rst_n0; always @(posedge clk or negedge arst_n) begin if(!arst_n) begin rst_n0 <= 0; rst_n1 <= 0; end原创 2021-09-01 11:28:10 · 54 阅读 · 0 评论 -
2021-09-01 STA学习:关于Tsu和Th的理解
参考变量解释:Tlaunch和Tcapture分别为始终到达UFF1和UFF2的时间延时,定义Tskew为Tcapture - Tlaunch;Tco为信号从CLK跳变沿开始,到Q的时间;Tcomb为组合逻辑用时;定义:建立时间(Tsu)建立时间指的是在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器保持时间(Th)保持时间是指在时钟沿到来之后数据稳定保持的时间对于D1变化的两个相邻CLKM的时钟上升沿原创 2021-09-01 09:26:32 · 1135 阅读 · 0 评论 -
vivado&vscode self-config
1.更改vivado-settings编辑器2.vscode插件Chinese (Simplified) Language Pack for Visual Studio Code汉化Bracket Pair Colorizer括号对称高亮Code alignment字符对其:Verilog-HDL/SystemVerilog/Bluespec SystemVerilogverilog语法高亮verilog-utils一键例化:ctrl + shift + p原创 2021-07-22 13:05:47 · 232 阅读 · 0 评论 -
20210326FPGA学习笔记:运用vivado中rom的ip核生成正弦信号
MATLAB中生成rom可以读的.coe文件:clc;clear all;close all;width = 8; %位宽depth = 2 ^ 8 * 2; %深度(采样点个数)x = linspace(0, 2 * pi, depth);y = sin(x);y = round(y * (2 ^ (width - 1) - 1) + 2 ^ (width - 1) - 1);%量化plot(y);fid = fopen('dds_sin.coe','w');fprin.原创 2021-03-26 10:26:27 · 4399 阅读 · 2 评论