IC面试
acmgotoac
这个作者很懒,什么都没留下…
展开
-
verilog手撕代码
1原创 2022-09-22 15:46:01 · 419 阅读 · 1 评论 -
数字IC面经 海思
问了一些computer architecture的基础知识,比如为什么经典CPU用5级流水线,里面有什么类型的hazard,怎么解决的。参考参考取指 译码 执行 访存 写回结构冲突:多条指令同一周期争用同一组件;原因:资源不够或不完全流水数据相关冲突:当相关指令靠的足够近时,它们在流水线中的重叠执行或重新排序会改变指令读写操作数的顺序,从而导致程序执行逻辑上的错误。解决:结构冲突:结构冲突可以插入暂停周期,停顿一拍再运行;或者设置相互独立的指令存储器和数据存储器,设置相互独立的指令/数据ca转载 2022-04-11 10:27:30 · 748 阅读 · 1 评论 -
华为面试手撕:窄传输
传送主要由选通信号strobe,case就可以了,当寄存器中数据大于等于8个字节,就输出一次module narrow_trans( input clk, input rst_n, input [31 : 0] i_data, input [3 : 0] i_data_strobe, output reg [63 : 0] o_data, output reg o_vld); //==============defination re原创 2022-04-09 00:56:02 · 707 阅读 · 5 评论 -
IC面试:解决UART
打三排降低亚稳态概率并下降沿检测;保证在波特率的循环周期正中央采样;module uart_tx#( parameter CLK_FRE = 50, parameter BAUD_RATE = 115200)( clk, rst_n, tx_data, tx_vld, tx_pin, tx_rdy ); //==================modport input clk; input原创 2022-03-28 21:30:17 · 553 阅读 · 0 评论 -
IC面试:解决JESD204B(项目)
JESD204B过程Xilinx技术文档时钟方案SPI配置LTC6952时钟芯片,分别为AD9694和FPGA提供同源时钟(ad_dev_clk;FPGA_dev_clk)和相同频率的参考时钟(sysref);AD采样率400MHz,通过SPI配置AD9694,内部DDC下变频到200MHz,相当于200MHz的采样;AD9694有4个转换器(M=4),链路通道4个(L=4),分辨率16bit(N=16),数据链路层进行了8b/10b编码(每字节扩充为10bit);因此: 线速率(总的每秒吞原创 2022-03-27 11:58:42 · 1689 阅读 · 1 评论 -
IC面试:解决DDR3(项目)
本文重点在于MIG IP核app接口时序的理解和多burst模式的重新封装参考XilinxUG586首先解决时钟方案:对于xc7vx690t,最大物理层时钟为800MHz,我们选择800MHz,对应DDR(双边沿采样)1600MHz;控制端时钟(即app端信号时钟域),通过物理层时钟800MHz分频而来,一般而言为1/2或1/4,选择最大800MHz物理层时钟时,只能1/4,因此app端信号都在200MHz时钟频率下,这个时钟是ip返回的ui_clk;DDR3的输入时钟,即板子供给DDR3的原创 2022-03-25 21:33:59 · 2700 阅读 · 0 评论 -
IC面试:(项目)解决SPI总线
如何形容SPI总线?点击参考SPI:serial peripheral interface 串行外围设备接口同步,全双工,高速;没有应答机制一主多从,用多个csn片选slavemaster与slave之间是数据交换,有1bit数据发送同时必有1bit数据接收CKPOL总线极性决定sclk空闲时是高还是低电平,CKPHA决定数据的采样沿是第一个还是第二个沿,两个参数一起决定数据采样时是上升沿或下降沿。先以四线SPI为例,以AD芯片LTC6952为timing要求(忽略寄存器的值,根据自身要求查原创 2022-03-24 22:01:21 · 930 阅读 · 0 评论