IC笔试：​2022小米数字芯片提前批笔试

• 1.当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（）

A.9

B.不需要设置

C.10

D.1

作答：A

creat_clock -period 25.000 -name -CLK [get_ports clk_in]
set_muticycle_path 10 -setup -end -from[get_pins DFF0/C] -to[get_pins DFF1/D]
set_muticycle_path 9 -hold -start -from[get_pins DFF0/C] -to[get_pins DFF1/D]

• 2.以下工艺器件中，电阻值的最大的是（）

A. AA

B. Contact

C. Poly

D. VIA

作答：C。AA：有源区；Contact：接触孔；Poly：栅极，接触电阻大；Via：通孔
不懂原因，查的别人的解析。

• 3.当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，那模块的input delay需要设置为（）

A. 5ns

B. 6ns

C. 4ns

D. 10ns

作答：B

set_input_delay -clock sysclk -max 4 [get_ports clkin]
set_input_delay -clock sysclk -min 2 [get_ports clkin]

input_delay参考1
参考2
明白一点： input_delay为外部信号到达本本芯片的延迟

• 以下叙述中，不正确的是（）

A、N MOS位于PWELL中

B、P MOS的substrate是N参杂

C、POLY的电阻值比Metal高

D、P WELL的参杂浓度比P Sub高

作答：A MOS位于P-sub ，P MOS位于NWELL中
分析：参考

• 以下对于MOORE/MEALY状态机的特点描述正确的是（）

A、Moore状态机的输出仅与当前状态值相关，Mealy状态机的输出不仅与当前状态有关，也与当前输入值有关

B、Mealy状态机更容易出现错误

C、Moore状态机可没有default状态

D、Mealy状态机的输出仅与当前状态值相关，Moore状态机的输出不仅与当前状态有关，也与当前输入值有关

作答：A

• 已知Y=A(_B)+B+(A)B，下列正确的是（）

A、Y=B

B、Y=A

C、Y=(_A)+(B)

D、Y=A+B

作答：D
分析：后两项用吸收公式，然后用分配律，Y = AB’ + B = (B + A)(B + B’) = A + B
摩根公式

• 16bit有符号数0×C6的十进制数是（）

A、-57

B、-56

C、-59

D、-58

作答：D

分析：0x1010_0110，-128 + 64 + 6 = -58

• 0×6F5A的十进制数是（）

A、28510

B、其他均不正确

C、67532

D、28506

作答：D

分析：算个位，0 + 0 + 0 + 6

• 16bit有符号数0×A7，其中低4bit为尾数，截掉后4bit，四舍五入后是（）

A、0

B、0

C、0xA

D、0xB

作答：C

分析：7 = 0111，尾数计算：0.25 + 0.125 + 0.0625 = 0.4375 < 0.5，舍去

• 信号跨时钟域时，会出现亚稳态，其失效性和哪些因素有关（）

A、发射端寄存器输出信号的翻转率

B、信号发射端的寄存器时钟频率

C、信号接收端的寄存器时钟频率

D、同步寄存器的级数

作答：ACD

分析：
A:反转率越高，采样时采到跳变沿从而不满足TsuTh的概率越大，因此处于不稳定电平的时间越长；
B，C:接收端时钟频率越高，也越容易采到不稳定电平（存疑，那这么说B也有道理？）
D:同步寄存器级数越高，亚稳态概率越小

• 哪些Verilog的写法是不能综合的（）

A、输入为变量的除法

B、循环边界未指定的for循环

C、含有时序电路的function函数

D、输入为变量的乘法

作答：AB

分析：除法不能综合；function不消耗仿真时间，可以综合为组合逻辑；乘法可以综合。

• 关于异步fifo说法正确的是（）

A、异步fifo的reset信号，可以经过时钟同步后直接使用

B、读写指针需要格雷码做域处理

C、使用中，读写clock可以是同步的

D、地址格雷码过域时，信号延迟必须小于1个源时钟的周期

作答：ABC

分析：D，打两拍，有两个时钟延迟；A不知道什么意思？

• 关于clock以下说法正确的是（）

A、clock path上可使用OAI等组合控制逻辑

B、clock可以被当成data使用

C、在设计中尽可能的使用上升沿触发的逻辑

D、clock jitter越小越好

作答：ABCD

分析：C怎么解释？

• Hold violation可以通过（）方式解决

A、降低工作电压

B、升高工作电压

C、在capture clock path上插入clk buffer

D、降低时钟频率

E、提高时钟频率

F、在data path上插入delay cell

作答：BF（有人的答案是AF？）

分析：电压越高，速度越慢，tco越高，不是有利于Tslackh?（HVT和LVT，HVT速度慢，功耗低，LVT速度快，功耗大）；C增加了Tskew，不利；DE和时钟频率无关；F组合逻辑增加，有利；

• 以下说法正确的是__________

A.当工作电压从1.0V降低到0.9V，系统功耗会降低20%

B.当工艺从0.18um升级到0.13um，工作电压和频率不变的情况下，芯片面积减小，功耗不变

C.85C的leakage power是25C的10倍

D.降低系统时钟频率一半，延长系统运行时间一倍，会降低系统的power

作答：抄的

分析：
A：不考虑静态功耗？P = U^2/R 降低了19%
B：感觉功耗会变小，因为电阻电容变小了
C：按照统计数据，85c的leakage大约是25c的8倍左右，即温度每升高20度，leakage翻一倍
D：动态功耗等于0.5CeffVDD^2f，f下降，功耗下降