组合逻辑的Glitch与时序逻辑的亚稳态

竞争(Race)：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。

冒险或险象(Hazard)：竞争的结果，如毛刺Glitch。

相邻信号间的串扰也可能产生毛刺Glitch。

组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值。根据严格的metal delay和gate delay可以计算出Glitch的出现时间和宽度。

组合逻辑很容易带来毛刺，当信号作用在FF的reset，clear，clock，gate端时，会造成严重的后果。

措施：使用Gray编码，保证一个时刻只有一个bit发生变化；

         采用寄存器采样；(将异步电路转换为同步电路)；

         改变电路结构，加入冗余的电路来消除险象；如(加入delay cell进行滤波，再相与输出)

         后端加入滤波电容；

寄存器的输入端对毛刺并不敏感，只有当毛刺出现在时钟沿并且影响到数据的建立时间和保持时间，才会导致寄存器输出出错。

glitch的危害，在组合逻辑中大面积传播。

(由于毛刺一般时间很短，多为皮秒级，发生错误的机会不大)

 

在clock switch中如何保证Glitch-Free

由于select信号与clock0和clock1可能完全无关，clock0与clock1也可能完全无关，所以在下图的电路中很容易出现Glitch