亚稳态以及测试逻辑实现

在逻辑设计中，如果整个系统使用的都是同步时钟，并且后续时钟都是由同一时钟经过PLL或者DCM产生的时钟信号，那么时钟和数据总会有固定的关系。当这个关系满足寄存器的建立时间和保持时间要求的时候。输出端会在特定的传输延迟时间后输出一个稳定的有效状态。因为在同步系统中，输入信号总是满足寄存器的建立保持时间要求，所以不会发生亚稳态。但是在实际的工程设计中，不可避免地在电路设计时引入异步设计，对于异步系统，由于数据和时钟的关系不是固定的，因此有可能会出现违反建立时间和保持时间的情况。此时，输出就不是一个稳定的状态，而可能处于某一种中间状态。

亚稳态的概念

由违反寄存器的建立时间和保持时间而产生的。其实对于逻辑设计中基本上绝大多数的时序问题，都是由这个原因产生的。在设计中，任何信号通路上的寄存器都有特定的建立时间和保持时间。在时钟有效沿附近∂t这段时间内，输入信号应该保持稳定不变，但是如果信号在这段时期发生了变化，那么输出将是未知的，将这个“未知的状态”称之为“亚稳态”。这回导致寄存器的输出产生毛刺，或者暂时保持在不稳定的状态，需要较长的时间才能回到稳定状态。亚稳态输出恢复到稳定状态所需要的超出规定的时钟到输出的延迟时间（tco）的额外时间部分称为稳定时间（tmet）。一般来说，触发器都会在一个或两个时钟周期内返回稳态。