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RSS订阅原创 STA -- clock gating check
对于现在design中例化好的icg以及工具插进去的icg，不存在clock gating check的问题，因为clock gating 搞成了一个lib cell，不再是latch加上与门的组合。不过design中除了这些icg，还有一些的clock gating check的出现，这些是designer有意或者无意的写法导致。下面介绍什么样的电路可能会被认为是clock gating
2022-11-17 21:08:18
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原创 Signoff Criteria --- ocv/aocv/pocv之POCV介绍
sensit，而Path中的Mean等于Path中的前一级Mean加上Incr中的本级别的mean，而Path中的Sensit等于Path中上一级的Sensit的平方值加或减Incr中的sensit的平方值，再开平方。而在报告中显示的derate值，也会相应的在如下的计算中体现出来。：通过在timing path上设置统一的early/late derate做hold和setup的check，这样的设置方式很简单，但同时很粗暴，会导致大部分cell的delay过于悲观，而小部分的可能又过于乐观。
2022-10-16 21:46:23
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原创 Signoff Criteria --- ocv/aocv/pocv之AOCV介绍
Advanced on chip variation，相比较于OCV来说，对于悲观度的去除很有效。相比较与ocv对于整个design中的lauch/capture path设置统一的derate值，aocv通过将cell derate值与cell的逻辑深度以及实际的位置结合起来进行derate值的设定。那么这种derate如何能够设置到具体的cell呢，其实是我们在跑STA时候会读入相关的aocv lib file，里面有专门对相关的cell进行的aocv derate值的描述。> table: \
2022-09-20 21:13:55
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原创 Signoff Criteria --- ocv applied and results
比如：对于launch clock，加上一个统一的大于1的derate值，就会在timing report中反映出来，相应的delay也会在原始值的基础上乘以这个derate值，相当于增大了launch line的delay，而对于capture clock line，相应地就会加上一个小于1的derate来计算delay，从而减小launch line的delay。一个技术，即使再先进，也是会有误差的。，也就是说真实的工作时候，可能是不满足setup timing 检查的，就有可能导致芯片的fail。
2022-09-09 18:22:23
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原创 SCAN BASIC --- PARTIII scan and atpg flow
前面章节介绍了scan 的基本概念以及测试流程。本小节介绍scan 的形成和atpg flow。
2022-09-08 17:32:41
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原创 SCAN BASIC --- PARTII scan test
其实就是可控制性和可观察性。首先可控制性，指的是我可以控制我的逻辑的值的灌入，也就是激励的灌入。可观测性，就是可以通过灌入的激励得到一些值，从这些值可以判断出来我的逻辑有没有问题。如下图所示的正常的逻辑，当我们AB给激励的时候，寄存器必须经过时钟翻转才能把数据朝后面传递，这是一个clock domain，design里面那么多的clock domain，用哪个时钟去翻转寄存器呢？打多少拍才能把激励送到所有的寄存器呢？如何通过激励就能判断是寄存器出现问题了还是组合逻辑出现问题了呢？...
2022-08-30 20:38:36
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原创 Constraints --- transition（clock transition、input transition、max transition）
在综合阶段，或者是preCTS之前，在sdc约束中往往会存在set_clock_transition。也常常会听到所谓的ideal clock，本章节比较详细的讨论相关transition相关内容。
2022-08-22 14:44:40
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原创 STA series --- 8.Timing Verification (PARTII)
本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）本章节介绍STA check中各种timing相关的check。本节主要介绍false path/半周期检查/recovery/removeal check。
2022-08-19 13:27:15
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原创 MBIST --- PATR2.Memorybist 测试流程
mem bist作为现在design设计中不可或缺的DFT设计内容，越发重要。本章节主要介绍mem bist的flow，如何在tessent中实现mbist以及tessent中的一些命令和mode。
2022-08-18 22:57:29
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原创 STA series --- 8.Timing Verification (PARTI)
本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）本章节介绍STA check中各种timing相关的check。前面有做过介绍，timing path一共分为4类，i2reg, reg2reg, reg2o,i2o,其中大量的检查应该是reg2reg。...
2022-08-18 18:39:54
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转载 Timing Check -- ICG timingcheck
这样相当于借用了后一个周期的时间，最多借用半个周期。这种方法对再后一级DFF的setup有影响，只能再后面一级的setup slack比较充裕的情况下使用。利用latch修hold的原理是利用低电平latch, 因为低电平latch在高电平时间是锁存的，所以当检查latch之后的DFF的hold时，因为在高电平latch的输出一直不变，所以一直满足后级DFF的hold time,也就是说hold的slack=半周期-holdtime (忽略clk skew 和c-q), hold违例就能改善。...
2022-08-18 00:10:14
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原创 LEC/FORMAL --- PARTIII debug
lec（logic equivalence checking）又叫formal check，是对ic design的综合，PR前后的设计进行逻辑对比检查的工具/手段，保证综合不改变rtl原始的logic function。目前用的较多的就是C家的formal工具。接下来介绍一下lec过程中遇到的问题以及debug手段。...
2022-08-17 19:43:22
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原创 LEC/FORMAL --- PARTII 流程介绍
lec（logic equivalence checking）又叫formal check，是对ic design的综合，PR前后的设计进行逻辑对比检查的工具/手段，保证综合不改变rtl原始的logic function。目前用的较多的就是C家的formal工具。接下来介绍一下lec的流程，关于原理介绍，见上一个章节。......
2022-08-16 23:13:09
2713
原创 LEC/FORMAL --- PARTI 原理介绍
lec（logic equivalence checking）又叫formal check，是对ic design的综合，PR前后的设计进行逻辑对比检查的工具/手段，保证综合不改变rtl原始的logic function。目前用的较多的就是C家的formal工具。接下来介绍一下lec的原理和流程......
2022-08-16 20:37:52
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原创 MBIST --- PATR1.Memorybist测试原理
mem bist作为现在design设计中不可或缺的DFT设计内容，越发重要。本章节主要介绍mem bist组成部分，测试的原理以及注意事项。
2022-08-14 18:38:01
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原创 SDC --- set_max_delay注意事项
是STA check中的比较常见的约束，区别于其他的约束，这个命令主要是用于某一段path的长度的约束。之所以把他单独拎出来进行介绍，是因为set_max_delay的命令对于工具来说比较特殊，它的存在可能会因为其他约束的存在而无效，它的存在也可能会导致其他约束失效。因为它主要是用在异步timing arc之间的check。......
2022-08-12 17:55:51
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原创 STA series --- 7.Configuring the STA SDC（PATR-II）
本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）关于STA的概念，已经提到过很多次了，STA : Static Timing Analysis。做STA都需要准备哪些东西呢？从中可以看到需要吃sdc/netlist/spef/lib等等。.........
2022-08-11 20:27:06
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原创 STA series --- 7.Configuring the STA SDC（PATR-I clock define）
手机发布的时候，一般会有cpu频率多快，design里面如何去检查可以跑多块的时钟呢？这时候就需要在约束中定义时钟，定义时钟的频率，在这个频率的基础上进行check ，如果meet，那么说明这个design至少可以跑这么快，否则就需要eco 或者降频。.........
2022-08-08 20:17:39
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原创 Timing Check -- Timing signoff env
静态时序分析，对做完pr后的netlist进行同步时钟的timingcheck。如下图所示，为传统STA的流程图，其实通俗的讲，就是利用工具和输入键，定好一个spec，如果工具最终吐出来的报告满足我们的要求，那就属于pass，否则就需要进行eco迭代。......
2022-07-28 21:11:55
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原创 Timing Check -- signoff corner/view
在STA阶段经常会提到signoffcorner，signoffview，这到底是什么？其实这是我们做STA时候，需要考虑到的所有的情况的集合。signoffcorner即PVTcorner。
2022-07-28 19:46:45
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原创 STA series --- 5 .Delay Calculation
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）............
2022-07-18 19:11:27
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转载 python为什么不能用i++的自增运算
写代码时候突然想到这个问题，就搜索了一下，这位讲解的很到位，分享一下https://blog.csdn.net/weixin_45820912/article/details/107632497
2021-11-01 20:45:59
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原创 python字符类型判断以及转换
1. 判断字符类型s为一个字符串：s.isalnum() 判断字符串否是数字或字母s.isalpha() 判断字符串是否为纯字母s.isdigit() 判断字符串是否为纯数字s.islower() 判断字符串中字母是否为纯小写字母（字符串中可以包含数字，返回为True）s.isupper() 判断字符串中字母是否为纯大写字母（字符串中可以包含数字，返回为True）s.isspace() 判断字符是否为空格，其中换行符（\n）、回车符（\r）、换页符（\f）均返回T
2021-11-01 20:39:09
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转载 python/C/JAVA/Linux 编程基础教程
https://www.runoob.com/python/os-file-methods.html推荐一个非常基础的编程网站，里面有教程，还有在线编程测验工具，对于小白来说非常适用
2021-10-29 10:04:45
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原创 python函数使用记录 ----- get
经常会遇到各种各样的函数，不了解什么意思，如今刚好记录下来，一个方便学习，一个方便查询。get()函数主要用作字典指定键值的返回值。如果键值不存在，返回默认值None（也可以指定返回的默认值，如第5行代码）dic_test = {'Man' ： 27，'Woman' : 26}print("%s number is %s: " %('Man', dic.get('Man')))print("%s number is %s: " %('Woman', dic.get('Woman')))print
2021-10-28 21:01:47
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原创 Python字符串格式化输出
python中字符串的输出打印：之前因为偷懒，一直采用%s的方式写程序。看到format总是避而远之，这样很不好。今天就简单汇总一下1. %s 方式优点，比较容易理解和记忆。缺点，格式化个数需要对应1.1 格式化符号%c 格式化字符及其ASCII码 ，把数字转化为对应的ASCII码，如数字126对应‘~’。（ASCII对应数字0-128，97对应a，122对应z）%s 格式化字符串 ，如上述代码%d 格式化整数 ，如上述代码%u 格式化无符号整型 ，数字舍掉小数%o 格式化无符号
2021-10-27 21:04:31
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原创 STA series --- 4.Interconnect Parasitics（PART-II）
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）本来第四章准备一篇搞完，但是嘞发现每一篇都可以加原力值，所以分开，哈哈哈。4.3 Representation of Extracted ParasiticsGDSII：它是用来描述掩模几何图形的标准，是二
2021-10-27 19:20:27
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原创 STA series --- 4.Interconnect Parasitics（PART-I）
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）...
2021-10-26 14:25:41
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原创 STA series --- 3.Standard cell library(PART-III)
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）Standard cell library本章节主要介绍library cell中的时序信息，这个cell可以是standard cell, an IO buffer, or a complex IP such
2021-10-15 17:10:42
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原创 STA series --- 3.Standard cell library(PART-II)
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）Standard cell library本章节主要介绍library cell中的时序信息，这个cell可以是standard cell, an IO buffer, or a complex IP such
2021-10-12 13:33:48
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原创 STA series --- 3.Standard cell library(PART-I)
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）Standard cell library...
2021-10-08 10:59:48
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原创 STA series --- 2.STA basic concept（PART-II）
序：本篇内容，基于阅读J. Bhasker • Rakesh Chadha著作《Static Timing Analysis for Nanometer Designs》后进行的总结以及自己的观点和感想，如有不正确的地方，还请指点。读者有微电子基础将更好理解内容。（图片内容绝大部分直接引用书中）STA basic concept本章节介绍STA中timing path的具体的组成部分和由来（承接PART-I）5. skew between path...
2021-09-29 14:53:41
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