随着CMOS工艺发展，泄漏功耗问题日益严重。Power Gating作为一种有效的降低功耗手段，通过关闭电源域实现动态功耗的完全消除，但泄漏功耗仅减少。它涉及权衡节省的泄漏功耗、进入和退出的功率与时间消耗，以及睡眠和活动状态的频率。本文探讨了Power Gating对不同子系统（如CPU cache、外设系统、多处理器）的影响，以及外部和内部Power Gating的优缺点。重点讨论了Power Switch设计、控制器设计、保留寄存器、隔离单元选择，以及功耗状态转换验证等关键点。
Leakage power随着CMOS电路工艺进程，功耗越来越大。
Power Domain的开关一般通过硬件中的timer和系统层次的功耗管理软件来进行控制，需要在一下几方面做trade-off：
1)可能节省的leakage power，
2)entry和exit的power和time消耗，
3)Power sleep和active的频率，
power gating可以完全关掉dynamic的power消耗，但是leakage只会减少，不会消失，因为power gating技术仍需要加入一些isolate cell
和retention cell，带来leakage。
power gate对不同的sub-system的影响：
对于cache cpu system，Power gating可以很大程度的减少leakage，消除dynamic power，但是cache内容的复原，需要花费
很大的time和energy；
对于peripheral system，device的driver可能需要特殊的initial hardware sequence，使得软件的负担加重；
对于multi-processor CPU，每当一个core完成自己的task，
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