目录
二、TSMC StandardCell工艺库相关概念（The Arm logic products for the TSMC CLN22UL process）
3.1 base （standard cell base library）
3.2 pmk （Power Management Kit）
3.3 eco （Engineering Chang Order ）
3.4 RKLO （Retention Kit-Leakage Option）
6.1 virtual rail for VDDG and VSSG pin connection
6.2 power and well pins nomenclature
1.1 P：fabrication process variations（工艺变化参数）
1.2 V： power supply voltage（电压）
一、TSMC工艺库简介
22nm超低功耗(22ULP)技术基于台积电行业领先的28nm技术开发，并于2018年第四季度完成所有工艺资格认证。与28nm高性能紧凑型(28HPC)技术相比，22ULP在图像处理、数字电视、机顶盒、智能手机和消费产品等应用中提供了10%的面积缩小和30%以上的速度提高或30%以上的功耗降低。
22nm超低泄露(22ULL)技术开发在2018年第四季度完成并进入风险生产，以支持物联网和可穿戴设备应用。与40ULP和55ULP解决方案相比，新的ULL设备和ULL SRAM(静态随机存取存储器)可以提供更低的功耗。
二、TSMC StandardCell工艺库相关概念（The Arm logic products for the TSMC CLN22UL process）
1、阈值电压Vt
1.1 Vt
Vt指的是MOS管的阈值电压（threshold voltage）：当栅源电压（Vgs）由0逐渐增大，直到MOS管沟道形成反型层所需要的电压为阈值电压。
1.2 工艺库参数
LVT：Low Threshold Voltage 低阈值电压，功耗高但速度快。使用这些单元来计时关键路径。
SVT：Standard Threshold Voltage 两全其美。中等延迟和中等power。
RVT：Regular Threshold Voltage SVT的另一个名称。
HVT：High Thresholdh Voltage 高阈值电压，功耗低。可以在timing不重要的路径中使用。
UHVT：Ultra-high Thresholdh Voltage
EHVT：Extreme-high Thresholdh Voltage
阈值电压越低，饱和电流变小，所以速度性能越高；但是漏电流会变大，因此leakage power会变大。
通常情况下，在综合过程中，需要同时使用这几种library，然后综合工具在满足timing约束的情况下，自动选择使用哪一种library中的cell。即，在timing slack比较小的path上会使用LVT cell，timing slack比较大的地方使用HVT或SVT cell。
2、工艺
2.1 工艺角
芯片制造是一个物理过程，存在着工艺偏差，导致不同批次之间，同一批次不同晶圆之间，同一晶圆不同芯片之间情况都是不相同的，MOSFETs 参数变化很大。为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内。通常提供给设计师的性能范围只适用于数字电路并以“工艺角”（Process Corner）的形式给出。即：把NMOS和PMOS晶体管的速度波动范围限制在由四个角所确定的矩形内。这四个角分别是：快NFET和快PFET，慢NFET和慢PFET，快NFET和慢PFET，慢NFET和快PFET。
2.2 工艺库参数
工艺库中工艺角参数有：ffg，ssg，tt
ffg指fast NMos fast PMos，ssg指slow NMos slow PMos，tt指typical NMos typical PMos
3、标准单元库toolkit
每个体系结构都有多个CLN22UL库。标准单元base库是台积电CLN22UL平台的独立组件。此外，还有各种兼容的附加kits来增强和优化设计。
3.1 base （standard cell base library）
BASE库是所有逻辑产品的基础，用于库的评估。
3.2 pmk （Power Management Kit）
PMK库提供了一套全面的组件，使芯片设计能够实现各种功耗管理技术，包括多电压和电源门控设计，以最大限度地减少动态和泄漏功率。该库包括always on cells，isolating cells，level-shifting cells，power- gating cells。
Power-management cells are contained the PMK library. The notable exceptions are the integrated clock-gating cells in the base library.
3.2.1 level-shifting cell
是不同电压域之间的接口。它们将一个域的电压转移到另一个域的电压。在具有不同电压的域之间，或在从不同regulator接收power的域之间，需要Level shifter。Also, the two-input level shifters provide isolation along with the voltage shifting capability.每个电平移位器家族包括source-side移位器和Sink-side移位器。source-side移位器用于放置在源或驱动岛。Sink-side移位器用于放置在槽或接收岛。
H2L：从高电压到低电压的level shifter，可以是两个反相器的串联。供应电源由低电压模块提供，一般放在低电压模块中
L2H：
电源电压由高电压模块提供，放置在高电压模块中。即Level Shifter一般加在destination端，因为不需要连secondary pg pin，更加节省resource。
3.2.2 isolating cell
防止浮动信号从断电域传播到通电域。isolating cell只能在具有相同标称电压的域之间使用，并且必须从相同的regulator接收power。These cells permit an island to power down and ensure that signals from this island do not enter another island in an unknown state.
3.2.3 Power gates
Power gates are switches to disable, or gate, power to an island, resulting in significant leakage savings. The power gates connect and disconnect local, switchable, power from always-on power. Arm provides coarse-grain power gates that switch multiple cells at the block or island level.
There are two primary types of power gates
(1) Header switches (HEAD): connect or disconnect local VDD to always-on VDDG
(2) Footer switches (FOOT): connect or disconnect local VSS to always-on VSSG
Headers have an input pin, SLEEP, and footers have an input pin, SLEEPN. These pins control the switch, removing the always-ON VDDG and VSSG respectively, from the island. Activating these inputs isolates the corresponding local power rail from the always-ON power rail through the power gate transister.
3.2.4 always-on cell
Always-on buffers and inverters drive signals in locations where the power rails can be disabled. Always-on VDDG and VSSG rails supply power to these buffers. The buffers remain powered up within a powered-down block.
To drive control signals and other signals that are independent from the regular VSS and VDD rails, use always-ON buffers.
3.3 eco （Engineering Chang Order ）
ECO库是Arm标准单元库的补充工具包。该库提供了由硅更新的工程更改命令引起的设计更改的能力，同时需要更改最小的掩模层。每个标准单元体系结构都有一个ECO库。Arm建议使用每个设计只有单个Vt和通道长度的ECO库。
3.4 RKLO （Retention Kit-Leakage Option）
The RKLO library consists of retention flops and latches that are optimized for the best leakage profile.这些单元格包括一个retention enement，在其他方面与base库中的d触发器和锁存器具有相同的功能，尽管在功能上不一定是一一对应的。Retention cells允许块在块内保留状态，从而节省了从外部缓存移动和恢复所需的时间和energy。可以将RKLO与标准单元库中的base和PMK库一起使用。
Only present in the 7-track library
4、channel length
沟道长度越长，漏电流越低，功耗越低，速度越慢。
5、金属层
例：1p8m_5x1z1u_utalrdl
1p8m指工艺包括一层poly，8层金属层。
poly层是硅晶圆经过各种掺杂之后生成的不同的晶体管。5x1z1u指金属层分别为M0，Mx（M1-M5），Mz（M6），Mu（M7）。其中，x，y，z，r，u越来越厚。
utalrdl代表的是RDL走线层。是top metal上面的一层 Al。现在是铜工艺，在pad区域，为了bonding，在顶层铜的上面还有一层Al，也叫做铝垫，铝比较软，如果只有铜就无法做bonding。以前180nm以上工艺的都是Al连线，所以不存在RDL层，因为本身就是Al。目前先进的工艺都是Cu互联线，所以才会有RDL。
6、pin architecture
引脚架构取决于单元库架构。最大化引脚访问对于限制本地路由拥塞非常重要。这简化了工具生成DRC-clean的工作量，并优化了块内的单元利用率。
6.1 virtual rail for VDDG and VSSG pin connection
PMK包含具有always-on power pins的单元，这些pins称为VDDG和VSSG。它们为具有关闭电源功能的块执行特定功能。
6.2 power and well pins nomenclature
power and ground supplies在整个Artisan逻辑产品中都有一致的命名约定。以下各节介绍了各种supplies:
6.2.1 power rail pins命名法
VDD和VSS是基本标准单元库和标准单元轨的电源和接地引脚。添加PMK后，这些导轨可以切换。
VDDG and VSSG are not global power and ground; they are the always-on power and ground of a given island. VDDG and VSSG can be the global power and global ground respectively, but this configuration is not necessary. These supplies must remain on when power gating and can be turned off when implementing external power shutdown.
VDDO和VSSO是另一种always-on电源和接地的类型。这些电源引脚仅存在于source-side isolation cells。source-side level shifter只包含VDDO。
VDDI是通用sink-side level shifter所需的参考电压。带VDDI引脚的通用level shifter设计用于放置在接收岛。因此，VDDI是上换档时的低电压，降换档时的高电压。
For retention flip-flops, the retention ability comes from their connections to VDDG and VSSG supplies that never power down. If you power down these supplies, the retention flip-flops do not retain data.
6.2.2 well pins 命名法
三、library naming conventions
1、process，voltage，temperature
1.1 voltage
当存在可选的voltage2字段时，该字段表示分配给VDDI和VDDO的电压，具体取决于cell的电平移位功能。
1.2 voltage2
可选的。第二个表征电压，用于具有多个电压供应的cell，如level shifter。Voltage2是与Liberty文件中单元的VDD相对应的电压。当使用以voltage和voltage2为特征的电平转换器模型视图时，可以使用这两个模型文件在电压之间进行转换。你可以从voltage转换到voltage2，从voltage2转换到voltage。You have models that are available both for shifting up and shifting down for each of the level shifter CELLs.
2、cell name fields
四、逻辑综合工艺库选择
1、PVT
PVT也称为 Operating condition
1.1 P：fabrication process variations（工艺变化参数）
通常分为FF，SS，TT。FF代表Fast process，通常这个条件下的cell delay最小；SS代表Slow process，通常这个条件下的cell delay最大；TT代表标准process，处于一个中间的delay。
1.2 V： power supply voltage（电压）
通常电压越高，器件的delay会越小
1.3 T：temperature（温度）
一般情况下，器件的delay随着温度的升高而增大。
2、best /worst case
温度升高速度变慢；供电电压降低，芯片变慢，电压升高，芯片变快
best case 对应ffg、low temperature、high voltage（可以跑的最高频率）
worst case 对应ssg、high temperature、low voltage （可以跑的最低频率）
3、工艺库选择
一般分析建立时间用worst case，分析保持时间用best case，由此可以保证在cover边界情况，时序可以收敛。
四、参考
22nm Technology - Taiwan Semiconductor Manufacturing Company Limited (tsmc.com)
芯片工艺库中的ffg、ssg、ttg和HVT、LVT、SVT（RVT）_lvt svt_Ocean_VV的博客-CSDN博客
温度和芯片供电电压影响芯片的速度和性能_加电压的快慢对器件bv的影响_xavi_siege的博客-CSDN博客
工艺角 Process Corner_呆呆象呆呆的博客-CSDN博客
时序分析基本概念介绍<Operating Condition>_Tao_ZT的博客-CSDN博客
My Mz Mr 是什么含义 - Layout讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
集成电路IC IMD_poly层_每天一个小脚印的博客-CSDN博客
metal stack是1P8M6X1UUTRDL 代表啥意思 - 后端讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) - 有谁能详细讲讲RDL是做什么用的？ - Layout讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
低功耗基础概念——Level Shifter cell补充_时钟树上的小猴子的博客-CSDN博客
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