AX7020 学习笔记（一）持续更新中

已于 2024-06-19 11:02:21 修改
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文章标签： 学习 笔记 fpga开发
于 2024-06-19 01:56:56 首次发布
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版权

AX7020学习笔记

作者：AlenYeager

笔者水平有限，若有大佬指出错误与不足之处，笔者感激不尽!

联系方式：QQ：2197398548

一.入门实验

1.LED流水灯

FPGA的工程文件夹示意图

在这里插入图片描述

doc：放工程说明以及流程图之类的

pro：放vivado工程

rtl：放代码

sim：放仿真文件

RTL文件
.v文件

在这里插入图片描述

最关键的是第28行将4位宽的bff的高位放在最低位以实现流水的效果

原理图

在这里插入图片描述

由于AX7020这块板卡的二极管共阳，故需要一个buf来存当前状态最后取反给LED

如果板子共阴的话把LED的类型改为reg再把bff换成led删掉bff即可

PS：注意各个信号的类型

sim文件
TB文件

在这里插入图片描述

PL端的晶振为50MHZ

T = 1/f = 0.00000002s=20ns而翻转两次电平为一个周期故CLK_PERIOD要除以二

测试文件的信号内心要与底层文件的信号类型一致

TB文件结构

1.先规定时间刻度

2.写模块名

3.定义信号

4.初始化信号

5.产生时钟以及其他需要变化来观察的信号

6.例化底层模块

仿真的工作空间也要放在sim文件夹

pro文件

vivado开发流程

1.写好代码（调用IP核）

2.仿真

3.引脚约束、电平约束、（时序约束）

4.生成bit流下到板卡上

二.常用IP核

1.PLL（锁相环）

关于锁相环
锁相环由鉴频鉴相器（PFD）+环路滤波器（LF）+压控震荡源（VCO）组成

在这里插入图片描述

VCO输出频率与电压正相关

PFD就是在做减法ref_clk - pll_out > 0时增大输出电压pll_out增大， < 0 时减小输出电压减小输出电压pll_out减小，使ref_clk与pll_out逐渐趋于相等

锁相环分频工作原理

在这里插入图片描述

锁相环倍频工作原理

在这里插入图片描述

在实际电路中前置分频器与后置分频器常常同时存在

PS：ZNYQ系列PLL为模拟锁相环优势在于可以精准控制缺点是温度高时，会失锁

调用IP核

本节实验的任务是使用开发板输出 4 个不同频率或相位的时钟，四个时钟分别为一个倍频时钟

（100MHz），一个倍频后相位偏移 180 度的时钟（100MHz），一个与系统时钟相同的时钟（50MHz）和一个分频时钟（25MHz），并在 Vivado 中进行仿真以验证结果，最后生成比特流文件并下载到开发板上，使用示波器来测量时钟的频率是否正确。

在搜索栏中找到锁相环根据向导选择即可

在这里插入图片描述

双击进入看底层

在这里插入图片描述

调用IP核

在这里插入图片描述

综合出的顶层模块

在这里插入图片描述

tb文件

在这里插入图片描述

此次实验要在vivado内仿真，因为我们调用了PLL的ip核Modelsim内没有相关的库，可用vivado内置的仿真也可以与modelsim关联联合仿真。

由于手上暂时没有示波器测量结果后续补充

2.单端RAM

RAM简介

在这里插入图片描述

存储器分为ROM和RAM两大类，RAM掉电数据丢失，ROM掉电数据不丢失。

RAM又分为静态SRAM与DRAM两类，静态RAM只要上电数据就不会丢失，动态RAM上电后还要不断刷新数据才能不丢失。

RAM存储量不如ROM但是读写速度比ROM快得多。

DRAM存储量比SRAM大很多，SRAM在数据量小的时候读写速度比DRAM快很多，但是数据量大时DRAM更快。

在这里插入图片描述

调用IP核

在这里插入图片描述

端口描述（重点）

在这里插入图片描述

时序讲解

在这里插入图片描述

ENA高电平时RAM使能

第一个时钟的上升沿，由于WEA为低电平表示读数据，此时地址为aa，即将aa中的数据读出在DOUTA这条线上传输。

第二个时钟上升沿，由于WEA为高电平，表示写数据，故先将DINA的数据写到地址bb中，再将bb中的数据读出，在DOUTA这条线上传输。

第三个时钟上升沿，同二

第四个时钟上升沿，同一

在这里插入图片描述

ENA高电平时RAM使能

第一个时钟上升沿，WEA为低电平，表示读数据，将地址aa中的数据读到DOUTA这条线上传输。

第二个时钟上升沿，WEA为高电平，表示写数据，先将地址bb中的数据读到DOUTA这条线上传输，在将数据写到地址bb中。

第三个时钟上升沿同三

第四个时钟上升沿同一

在这里插入图片描述

ENA高电平时RAM使能

第一个时钟上升沿WEA为低电平，表示读数据，将地址aa的数据读到DOUTA这条线上传输

第二个时钟上升沿WEA为高电平，表示写数据，此时将DINA的数据写到地址bb无法传输数据到传输线DOUTA上。

第三个时钟上升沿，同二

第四个时钟上升沿，同四

顶层模块设计

在这里插入图片描述

代码编写

先例化ram_rw

在这里插入图片描述

在这里插入图片描述

控制计数器，以及读写地址信号范围

在这里插入图片描述

调用IP核

在这里插入图片描述
写tb文件

AlenYeager
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