PLL

PLL是Phase-Locked Loop的缩写，中文含意为锁相环。PLL基本上是一个闭环的反馈控制系统，它可以使PLL的输出可以与一个参考信号保持固定的相位关系。PLL一般由鉴相器、电荷放大器（Charge Pump）、低通滤波器、压控振荡器、以及某种形式的输出转换器组成。为了使得PLL的输出频率是参考时钟的倍数关系，在PLL的反馈路径或（和）参考信号路径上还可以放置分频器。PLL的功能示意图如下图所示：

      压控振荡器产生周期性的输出信号，如果其输出频率低于参考信号的频率，鉴相器通过电荷放大器改变控制电压使压控振荡器就的输出频率提高。如果压控振荡器的输出频率高于参考信号的频率，鉴相器通过电荷放大器改变控制电压使压控振荡器就的输出频率降低。低通滤波器的作用是平滑电荷放大器的输出，这样在鉴相器进行微小调整的时候，系统趋向一个稳态。PLL的基本应用包括： 

时钟恢复： 

      某些数据流（特别是高速串行数据流）在发送的时候并不存在一个伴随时钟，数据流的接收器必须通过一个近似的参考频率产生时钟信号，然后通过PLL将该时钟信号与输入数据流相位对齐。为了达到这个目的，输入数据流必须频繁发生变化才能校正PLL震荡器频率的漂移，在典型情况下，可以使用某种形式的冗余编码，例如8B/10B编码。 

偏移校正： 

      如果数据与一个时钟信号并行发送，那么这个时钟信号可以用来采样数据。在信号的传输过程中，工艺、温度、电压会影响时钟沿与数据采样窗口的延时，这一延时限制了数据发送的频率。解决这一问题的一种方法就是在数据的接收端使用偏移校正PLL来消除这个延时，这样每一个采样触发器的时钟信号都与接收时钟保持相位匹配。 

产生时钟： 

      当今大多数电子系统中都包含有不同种类的处理器，这些处理器的操作频率可达几百兆赫兹，甚至几G赫兹。典型情况下，外部为处理器提供一个较低的时钟频率（例如133MHz、166MHz），然后在处理器中使用PLL将其倍频到处理器需要的时钟频率。