verilog_notes

modelsim中的一些问题

10.7的一些问题

1. 10.7中遇到编译阶段（-Novopt）的问题时，可以在命令行直接用命令进行编译。
2. 10.7中当编译结束后，如果仿真时有问题，就要在选中optimation复选框，然后点进那个options中，在三个优化选项中尝试，总会有一个成功。

10.6中的一些问题

1. 首先系统里是允许安装两个此软件的版本的。我装了10.7和10.6.但是系统环境变量中只能有一个MGLN_LICENSE_FILE变量名对应的环境变量值，所以你要使用哪个就把对应的LICENSE.txt加到环境变量中即可。
2. 在我装了10.6后，这个软件直接识别了我之前10.7中新建的一些工程，这一点让我很意外。
3. 装了10.6后发现10.7中遇到的编译阶段的（-novopt）问题并没有再发生。
4. ch4_1那个工程在我的两个版本中都可以编译，但是均不可仿真，不知为何。
5. 中文注释乱码的问题：
   tools ->edit preferences ->
   
6. modelsim中Error loading design的所有情况汇总：(从字面意思看，意思就是设计导入错误，所以我们应该从导入的角度去寻找问题。)
   （1）我们对模块中的端口类型的理解，即从外部看，该端口应该是啥；从内部看该端口应该是啥：主要记住这个图一切就都解决了，我的温度预警那个实验中，在testbench中把温度的端口理解错了，导致很长的debug时间。
   
   （2）当在testbench中，对模块实例化但是模块中的某些端口穿错值是也会出现这个问题。
   （3）testbench中将对于DataRAM这个inout端口定义为reg类型也会报这个错。使用图中的方式可以处理inout端口的处理方法：
   

Verilog语言方面的问题

1. 调用系统函数$finish会发现：仿真结束后，软件也就退出了，finish就相当于掉电。
2. 调用系统函数$stop会发现：仿真结束后，软件并不会退出，stop就相当于，结束工作，但是没有掉电。