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《Verilog 数字设计与综合》(完)
文章平均质量分 89
硬件编程语言学习笔记
《Verilog HDL 数字设计与综合》
追逐者-桥
本博客主要记录本人的学习笔记。相关笔记有:嵌入式、数字信号处理、FPGA开发、数字IC设计。
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三、0【Verilog HDL】初识Verilog编程语言
Verilog HDL硬件编程语言初步学习原创 2022-04-01 21:30:46 · 600 阅读 · 0 评论 -
三、1【Verilog HDL】基础语法快速入门(FPGA开发)
FPGA开发,Verilog HDL快速入门,这是我学习笔记原创 2022-04-04 22:57:51 · 4285 阅读 · 0 评论 -
三、2【Verilog HDL】基础知识之层次建模
《Verilog HDL 数字设计与综合》第二版,第二章学习笔记,主要描述了功能块的使用原创 2022-04-08 12:20:50 · 1224 阅读 · 0 评论 -
三、3【Verilog HDL】基础知识之基本概念
参考书籍:《VerilogHDL 数字设计与综合》第二版,本文档为第三章的学习笔记。学习目标一些常用的词法约定 定义逻辑值集合和数据类型 系统任务控制 基本编译指令原创 2022-04-12 10:22:14 · 714 阅读 · 0 评论 -
三、4【Verilog HDL】基础知识之模块和端口
清楚模块中的组成部分模块的端口列表声明模块实例化及其端口信号连接标识符层次原创 2022-04-16 21:27:02 · 1580 阅读 · 0 评论 -
三、5【Verilog HDL】基础知识之开关级建模
参考书籍:《VerilogHDL 数字设计与综合》第二版,本文档为第五章的学习笔记。Verilog HDL中的门级原语、实例引用、符号、真值表如何根据电路的逻辑图生成Verilog描述学习门级设计中的上升、下降和关断延迟原创 2022-04-19 09:14:00 · 5815 阅读 · 1 评论 -
三、6【Verilog HDL】基础知识之门级建模
掌握Verilog提供的门级原语理解门的应用会根据门电路写Verilog描述清楚门级设计中的上升、下降和关断延迟门级设计中的最小、最大和典型延迟原创 2022-04-22 20:35:15 · 2749 阅读 · 0 评论 -
三、7【Verilog HDL】RTL建模——数据流建模
在数字设计领域,RTL(Register Transfer Leveel,寄存器传输级)通常是指数据流级建模和行为级建模(下节会讲)的结合。.原创 2022-04-25 10:52:01 · 2553 阅读 · 0 评论 -
三、8【Verilog HDL】RTL级建模——行为级建模
掌握结构化过程语句always和initial再行为级建模中的作用及用法掌握阻塞赋值(=)和非阻塞(<=)过程性赋值语句的作用及用法学习行为级建模中延迟的时序控制机制,一般延迟、内嵌赋值延迟和零延迟学习行为级建模中事件的时序控制机制,一般事件控制、命名事件控制和事件OR(或)控制学习行为级建模中使用电平敏感的时序控制机制掌握条件语句if-else、分支语句case,casex,casez语句理解while、for、repet、forever等循环语句定义顺序块和并行块理解命名块和命名块的禁用原创 2022-04-29 17:08:19 · 2476 阅读 · 0 评论 -
三、9【Verilog HDL】任务和函数
在行为级建模时很多不同的地方会实现相同的功能,有必要将相同部分取出来,将其组成子程序,然后其他地方调用。Verilog也提供了任务和函数可以将较大的行为级设计划分为较小的代码段,允许多个地方使用。任务和函数也可以通过层次名进行引用。理解任务和函数区别 定义任务和函数所需条件,任务和函数的声明和调用原创 2022-05-05 11:32:45 · 728 阅读 · 0 评论 -
三、10【Verilog HDL】过程连续赋值、改写参数、条件编译执行、时间尺度、系统任务
过程连续赋值、改写参数、条件编译执行、时间尺度、系统任务原创 2022-05-07 11:20:17 · 919 阅读 · 0 评论 -
三、11【Verilog HDL】时序和延迟
分布延迟、集总延迟和路径延迟 specify关键字设置路径延迟 输入输出引脚间的并行连接和全连接 specify块中用specparam语句定义参数 条件路径延迟(状态依赖路径延迟) rise、fall和turn-off延迟,理解如何设置min、max和typ值 为时序检查定义系统任务,$setup, $hold, $width原创 2022-05-14 10:45:06 · 1749 阅读 · 0 评论 -
三、12【Verilog HDL】用户自定义原语(UDP)
参考书籍:《Verilog HDL 数字设计与综合》第二版,本文档为第12章的学习笔记。用户自定义原语(User-Defined Primitive,UDP),在UDP中不能调用(实例引用)其他模块或者其他原语,其调用方式和门级原语调用方式相同。UDP的类型:定义关键字:primitive开始,原语名称、输出输入端口,initial语句(用于初始化时许逻辑UDP的输出端口)。UDP状态表是UDP最终要的部分,以关键字table开始,endtable结束,状态表定义了输入状态和当前状态得到的输出值,可以是一个原创 2022-06-03 13:08:24 · 1712 阅读 · 0 评论 -
三、13【Verilog HDL】编程语言接口(PLI)-自定义系统任务
用户自定义系统任务(PLI)原创 2022-06-05 17:52:26 · 1185 阅读 · 0 评论 -
三、14【Verilog HDL】FPGA开发基本流程——逻辑综合和验证
主要对逻辑综合进行了简单的描述,有助于大家理解FPGA设计流程原创 2022-06-06 19:32:46 · 2992 阅读 · 0 评论