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FPGA
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SOPC_BUILDER_PATH may be incorrectly set in your environment
【转】SOPC_BUILDER_PATH may be incorrectly set in your environment 2012-02-06 12:21转载自 zlulu2008最终编辑 zlulu2008SOPC_BUILDER_PATH may be incorrectly set in your environment Error:转载 2012-06-14 10:08:49 · 1525 阅读 · 0 评论 -
xilinx与altera
从开发角度来说,还是xilinx比较好,因为开发的软件,xilinx的ISE与altera 的quartus就不是一个档次,ISE编译速度快,兼容性好,看对modelsim的处理就知道了,在ise中调用modelsim就比quartus好多了。一直以来altera都是跟着xilinx走,xilinx走高端,altera走低端,不过近几年就不一样了,xilinx也走下神坛,平民化了。不过说a转载 2012-10-18 14:51:55 · 2274 阅读 · 0 评论 -
chipscope数据导入matlab
chipscope数据导入matlab分类: ISE&ModelSim使用2012-07-23 19:13 82人阅读 评论(0) 收藏 举报借助matlab对chipscope采集的数据进行分析,希望对大家有用!1、 首先按平时一样用chipscope对数据进行采样!不过为了方便以后导入matlab查看,这里我们建议查看采样信号要使用bus总线方式,这个不多说了,应该都转载 2012-10-18 17:07:50 · 4991 阅读 · 0 评论 -
选线法与译码法
选线法与译码法 什么叫选线法什么叫译码法?微处理器地址分配的方法通常有两种:线选法和译码法.线选法所谓线选法, 就是直接以系统的地址线作为存储器芯片的片选信号, 为此只需把用到的地址线与存储器芯片的片选端直接相连即可.译码法又分全译码法和部分译码法全译码法全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参转载 2012-10-18 14:25:19 · 10859 阅读 · 0 评论 -
对inout端口的理解
选线法与译码法 Verilog inout 双向口使用和仿真对inout端口的理解 对inout端口的理解 对于含有inout端口的模块内部而言, inout端口可以理解成从“映像寄存器” 接收连续赋值的线。在定义一个inout端口时,同时也要定义一个寄存器作为inout端口的“ 映像寄存器”,并将inou转载 2012-10-18 13:35:56 · 1694 阅读 · 0 评论 -
Error: (vsim-3053) D:/adder/adder_controltb.v(60): Illegal output or inout port connection (port 'P0
Error: (vsim-3053) D:/adder/adder_controltb.v(60): Illegal output or inout port connection (port 'P0_i'). 最终解决与下面几个链接虽然无关,但看了之后还是得到了启发。http://www.edaboard.com/ftopic329717.htmlhttp://xj转载 2012-10-17 20:01:00 · 11432 阅读 · 3 评论 -
硬件工程师基础知识
硬件工程师基础知识目的:基于实际经验与实际项目详细理解并掌握成为合格的硬件工程师的最基本知识。1) ;基本设计规范2) ;CPU基本知识、架构、性能及选型指导3) ;MOTOROLA公司的PowerPC系列基本知识、性能详解及选型指导4) ;网络处理器(INTEL、MOTOROLA、IBM)的基本知识、架构、性能及选型5) ;常用总线的基本知识、性能详解6) ;各种转载 2012-10-17 10:19:13 · 865 阅读 · 0 评论 -
led流水灯
下面代码是技术交流群里一位朋友的,经我稍改动了一下(//always@(posedge clk or negedge rst_n) always@(posedge clk ))改动前:自动实现流水灯改动后:按下rst复位后才能实现流水灯猜想原因:程序刚开始执行时,即使没有按复位键,也会在刚上电时执行一次复位吗?不然led_r的初值是什么?module johnson(clk,原创 2012-07-05 15:48:14 · 989 阅读 · 1 评论 -
Modelsim的各个版本_PE_DE_SE
Modelsim的各个版本_PE_DE_SE ModelSim PE (Personal Edition) is the industry-leading, Windows-based simulator for VHDL, Verilog, or mixed-language simulation environments offering a very cost effe转载 2012-06-17 08:41:44 · 1873 阅读 · 0 评论 -
QuartusII工具栏
转载 2012-06-16 16:41:47 · 2425 阅读 · 0 评论 -
Quartus 的文件管理
Quartus 的文件管理Quartus II是一款功能强大的EDA软件。在这个集成开发环境中,PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。 Quartus II以工程(Project)为单位管理文件。保证了设计文件的独立性和完整性。 由于Quartus II功能众多,每一项功能都对应一个甚至多个文件类型。在使转载 2012-06-15 16:56:44 · 2150 阅读 · 0 评论 -
verilog -- case、casez、casex
verilog -- case、casez、casex在case语句中,敏感表达式与各项值之间的比较,是一种全等比较。casez与casex语句是case语句的两种变体,三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。在casez语句中,如果分支表达式某些位的值为高阻z,那么对这些位的比较就会忽略,不予考虑,而只关注其他位的比较转载 2012-06-15 22:19:50 · 4802 阅读 · 0 评论 -
Verilog语法有关casez和casex的分析
Verilog语法有关casez和casex的分析 2009-04-21 22:05 加入收藏 转发分享 人人网 开心网 新浪微博 搜狐博客 百度收藏 谷歌收藏 qq书签 豆瓣 淘江湖 Facebook Twitter Digg Yahoo!Bookmarks转载 2012-06-15 22:18:20 · 2431 阅读 · 0 评论 -
Setup.tcl
#Setup.tcl # Setup pin setting for EP2C5_EP2C8 main board set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED" set_global_assignment -name ENABLE_INIT_DONE_OUTPUT OFF set_loca转载 2012-06-15 14:38:51 · 1022 阅读 · 0 评论 -
用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较
关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较:在设计中,如果采用原理图输入的设计方式是比较直观的。你要设计的是什么,你就直接从库中调出来用就行了。这样比较符合人们的习惯。但是这样做需要设计人员要在两方面有较高的素质: 1.对电路的知识要比较丰富。 2.对CPLD/FPGA的结构比较熟悉。 有了这两个条件才能在设计的过程中选用适当的器件从而提高设计的可靠转载 2012-10-21 11:10:23 · 2030 阅读 · 0 评论