串口回环工程

已于 2023-11-01 12:15:10 修改
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分类专栏： FPGA人门到人土 文章标签： fpga开发
于 2023-08-31 20:02:54 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
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版权

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文章目录

前言

串口回环工程：使用RS232进行上位机和FPGA之间的串口通信。

个人学习记录，仅供参考

一、实验目的

上位机（电脑）发送一帧数据（1位起始位，8位数据位，1位校验位，1位停止位）给FPGA，FPGA对数据进行校验，如果正确，将该帧数据保持不变发送给上位机；如果错误，发送带有校验位的00给上位机。

二、通信协议

物理层

信号线：1、TXD：发送端。 2、RXD：接收端
通信的方式和方向：异步通信全双工
RS232、RS422、RS485区别

图1、三种串口数据线对比

协议层

数据格式:
在这里插入图片描述图2、串口的数据格式
传输速率：
波特率：9600、19200、38400、57600、115200。
单位：bit/s

三、项目框架

在这里插入图片描述
参数模块：

`define CLK_FREQ 50_000_000 

`define TIME_zhen 10

`define BAUD_9600       9600
// `define BAUD_19200      19200
// `define BAUD_38400      38400
// `define BAUD_57600      57600
// `define BAUD_115200     115200 

`ifdef BAUD_9600
    `define BAUD_NUM    `CLK_FREQ / `BAUD_9600
`elsif BAUD_19200
    `define BAUD_NUM    `CLK_FREQ / `BAUD_19200
`elsif BAUD_38400
    `define BAUD_NUM    `CLK_FREQ / `BAUD_38400
`elsif BAUD_57600
    `define BAUD_NUM    `CLK_FREQ / `BAUD_57600
`elsif BAUD_115200
    `define BAUD_NUM    `CLK_FREQ / `BAUD_115200
`endif

顶层模块

module top( 
    input               clk             ,
    input               rst_n           ,
    input               rxd             ,
    output              txd             
);                               

wire            [7:0]           rx_data             ;
wire                            rx_data_vld         ;
wire                            tx_buzy             ;
wire            [7:0]           ctrl_data           ;
wire                            ctrl_data_vld       ;

// 实例化
RX RX_inst(
    /* input                */.clk             (clk             ),
    /* input                */.rst_n           (rst_n           ),
    /* input                */.rxd             (rxd             ),
    /* output      [7:0]    */.rx_data         (rx_data         ),
    /* output               */.rx_data_vld     (rx_data_vld     )
); 

Ctrl Ctrl_inst(
    /* input                */.clk             (clk             ),
    /* input                */.rst_n           (rst_n           ),
    /* input       [7:0]    */.rx_data         (rx_data         ),
    /* input                */.rx_data_vld     (rx_data_vld     ),
    /* input                */.tx_buzy         (tx_buzy         ),
    /* output      [7:0]    */.ctrl_data       (ctrl_data       ),
    /* output               */.ctrl_data_vld   (ctrl_data_vld   )
);

TX TX_inst(
    /* input                */.clk             (clk             ),
    /* input                */.rst_n           (rst_n           ),
    /* input       [7:0]    */.ctrl_data       (ctrl_data       ),
    /* input                */.ctrl_data_vld   (ctrl_data_vld   ),
    /* output               */.tx_buzy         (tx_buzy         ),
    /* output               */.txd             (txd             )
);

endmodule

2.1、RX模块

实现目标：
UART的接收模块————将串行数据转为并行数据后，传给Ctrl模块
逻辑步骤：
1、寻找串行数据开始的地方
-----(寄存打拍)
2、在接收时间内寄存收到的数据
-----(两个计数器，一个计数波特率，一个计数数据长度)
3、接受完1帧数据后，进行奇校验，校验正确后将数据传给Ctrl模块，校验错误发送00给Ctrl模块
-----(当最后一位数据接收完毕，输出“数据合理”信号，表示一帧数据已经完整接收)
代码：

`include "param.v"

module RX(
    input               clk             ,
    input               rst_n           ,
    input               rxd             ,
    output      [7:0]   rx_data         ,
    output              rx_data_vld     
);                               
//内部连线      
    // 1
    reg                 rxd_r0          ;
    reg                 rxd_r1          ;
    wire                nedge           ;
    reg                 rx_flag         ;       // 接收flag信号
    // 2
    reg         [12:0]  cnt_Baud        ;
    wire                add_cnt_Baud    ;
    wire                end_cnt_Baud    ;

    reg         [3:0]   cnt_byte        ;
    wire                add_cnt_byte    ;
    wire                end_cnt_byte    ;

    reg         [9:0]   rx_data_r       ;       // 输出寄存器
    // 3
    reg                 rx_data_vld_r   ;   
//内部逻辑         
    // 1、寻找串行数据开始的地方（寄存打拍）
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rxd_r0 <= 1'd0 ;
            rxd_r1 <= 1'd0 ;
        end
        else begin 
            rxd_r0 <= rxd    ;
            rxd_r1 <= rxd_r0 ;
        end 
    end
    assign  nedge = (~rxd_r0) & rxd_r1 ;

    // 2、在接收时间内寄存收到的数据(两个计数器，一个计数波特率，一个计数数据长度)
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rx_flag <= 1'd0 ;
        end 
        else if(nedge)begin 
            rx_flag <= 1'b1 ;
        end 
        else if(rx_data_vld_r)begin 
            rx_flag <= 1'b0 ;
        end 
    end
    // 计数波特率
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            cnt_Baud <= 13'd0;
        end 
        else if(add_cnt_Baud     )begin 
            if(end_cnt_Baud     )begin 
                cnt_Baud <= 13'd0;
            end
            else begin 
                cnt_Baud <= cnt_Baud + 1'b1;
            end 
        end
    end     
    assign add_cnt_Baud = rx_flag ;
    assign end_cnt_Baud = add_cnt_Baud && cnt_Baud == `BAUD_NUM-1'b1;

    // 计数数据长度
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            cnt_byte <= 4'd0 ;
        end 
        else if(add_cnt_byte)begin 
            if(end_cnt_byte)begin 
                cnt_byte <= 4'd0 ;
            end
            else begin 
                cnt_byte <= cnt_byte + 1'b1 ;
            end 
        end
    end 
    assign add_cnt_byte = end_cnt_Baud      ;
    assign end_cnt_byte = add_cnt_byte && cnt_byte == `TIME_zhen-1'b1 ;
    
    // 将每一位的数据传给rx_data_r寄存器    
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rx_data_r <= 10'h3ff ;
        end 
        else if(cnt_Baud == (`BAUD_NUM >> 1))begin 
            rx_data_r[cnt_byte] <= rxd_r0 ;
        end
    end    

    // 还可以将数据进行移位寄存
    /* always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rx_data_r <= 11'h7ff ;
        end 
        else if(cnt_Baud == (`BAUD_NUM >> 1))begin 
            rx_data_r <= {rxd_r0,rx_data_r[10:1]} ;
        end
    end */
    
    assign rx_data = rx_data_r[8:1] ; 
    /* // 进行奇校验
    assign check_bit = !(^(rx_data_r[8:1])) ;
    assign rx_data = (check_bit == rx_data_r[9]) ? (rx_data_r[8:1]) : (8'h00) ; 
    // ^rx_data_r[8:1]为1表示数据位中有奇数个1 */
    
    // 3、接受完1帧数据后，将数据传给Ctrl模块（当最后一位数据接收完毕，输出“数据合理”信号，表示一帧数据已经完整接收）
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rx_data_vld_r <= 1'd0 ;
        end 
        else if(end_cnt_byte)begin 
            rx_data_vld_r <= 1'd1 ;
        end 
        else begin
            rx_data_vld_r <= 1'b0 ;
        end
    end
    assign rx_data_vld = rx_data_vld_r ;

    
endmodule

2.2、ctrl模块

将接收到的一字节数据（8bit）传递给TX模块，用了一个FIFO，FIFO设置为前显模式。

module Ctrl(
    input               clk             ,
    input               rst_n           ,
    input       [7:0]   rx_data         ,
    input               rx_data_vld     ,
    input               tx_buzy         ,
    output      [7:0]   ctrl_data       ,
    output              ctrl_data_vld     
);

wire            [7:0]       fifo_data   ;
wire                        fifo_rdreq  ;
wire                        fifo_wrreq  ;
wire                        fifo_empty  ;
wire                        fifo_full   ;
wire            [7:0]       fifo_q      ;
wire            [7:0]       fifo_usedw  ;

fifo_8_256	fifo_8_256_inst (
	.aclr       ( ~rst_n            ),
	.clock      ( clk               ),
	.data       ( fifo_data         ),
	.rdreq      ( fifo_rdreq        ),
	.wrreq      ( fifo_wrreq        ),
	.empty      ( fifo_empty        ),
	.full       ( fifo_full         ),
	.q          ( fifo_q            ),          
	.usedw      ( fifo_usedw        )
	);

assign      fifo_data   =   rx_data     ;
assign      fifo_rdreq  =   (!fifo_empty) && (!tx_buzy) ;
assign      fifo_wrreq  =   (!fifo_full) && rx_data_vld ;

assign      ctrl_data = fifo_q ;
assign      ctrl_data_vld = fifo_rdreq ;

endmodule

2.3、TX模块

实现目标： UART的发送模块（并转串）————什么时候传、传什么、怎么传、什么时候结束传输

逻辑步骤： 1、当vld有效时，添加起始位和停止位，拼接成完整的一帧数据。
2、传输数据（一个计数波特率，一个计数数据位），按照协议发送数据
3、传输结束时，将buzy拉低

`include "param.v"
module TX(
    input               clk             ,
    input               rst_n           ,
    input       [7:0]   tx_data         ,
    input               tx_data_vld     ,
    output              tx_buzy         ,
    output              txd             
);                               
// 内部连线         
    reg         [9:0]   tx_data_r           ;

    reg         [12:0]  cnt_Baud       ;
    wire                add_cnt_Baud   ;
    wire                end_cnt_Baud   ;

    reg         [3:0]   cnt_byte            ;
    wire                add_cnt_byte        ;
    wire                end_cnt_byte        ;

    reg                 tx_flag             ;       // 发送flag信号
    reg                 txd_r               ;

    wire                check               ;

// 内部逻辑         
    /* // 0、添加校验位
    assign check = ^tx_data   ;        // ^tx_data   ：8位数据1的个数为奇数个时为1，为偶数个为0  
    // --------------------------奇校验--数据位和校验位中1的个数为奇数个---------------------      
    // 当8位数据位的1的个数为奇数个时(check为1)，校验位为0（~check）可满足奇数个1
    // 当8位数据位的1的个数为偶数个时(check为0)，校验位为1（~check）可满足奇数个1

    // --------------------------偶校验--数据位和校验位中1的个数为偶数个---------------------
    // 当8位数据位的1的个数为奇数个时(check为1)，校验位为1（check）可满足偶数个1
    // 当8位数据位的1的个数为偶数个时(check为0)，校验位为0（check）可满足偶数个1 */

    // 1、当vld有效时，开始传输数据 （输入寄存与拼接）
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            tx_data_r   <= 11'd0 ;
        end 
        else if(tx_data_vld  )begin // 奇校验
            tx_data_r   <= {1'b1,tx_data,1'b0};
        end 
    end
    
    // 2、传输数据（一个计数波特率，一个计数数据位），按照协议发送数据
    // 计数有效信号——tx_flag
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            tx_flag <= 1'd0 ;
        end 
        else if(tx_data_vld  )begin 
            tx_flag <= 1'b1 ;
        end 
        else if (end_cnt_byte)begin 
            tx_flag <= 1'b0 ;
        end 
    end
    // 波特计数器——cnt_Baud
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            cnt_Baud <= 13'd0 ;
        end 
        else if(add_cnt_Baud)begin 
            if(end_cnt_Baud)begin 
                cnt_Baud <= 13'd0 ;
            end
            else begin 
                cnt_Baud <= cnt_Baud + 1'b1 ;
            end 
        end
    end 
    assign add_cnt_Baud = tx_flag;
    assign end_cnt_Baud = add_cnt_Baud && (cnt_Baud == (`BAUD_NUM-1'b1)) ;
    // 数据位计数器——cnt_byte
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            cnt_byte <= 3'd0 ;
        end 
        else if(add_cnt_byte)begin 
            if(end_cnt_byte)begin 
                cnt_byte <= 3'd0 ;
            end
            else begin 
                cnt_byte <= cnt_byte + 1'b1 ;
            end 
        end
    end 
    assign add_cnt_byte = end_cnt_Baud;
    assign end_cnt_byte = add_cnt_byte && (cnt_byte == (`TIME_zhen-1'b1)) ;
    // 按位传输数据——txd_r(在tx_flag有效期间内按位传)
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            txd_r <= 1'b1 ;
        end 
        else if(tx_flag)begin 
            txd_r <= tx_data_r[cnt_byte] ;
        end 
    end
    assign txd = txd_r ;
    // txd_buzy_r信号——信号波形和tx_flag一样，不用在单独定义寄存器输出
    assign tx_buzy = tx_flag ;
    
    
endmodule

面试遇到的一些问题

1、讲一下UART协议

物理层：

UART为异步全双工通信，物理层有两根数据线（RX和TX），这两根数据线空闲为高电平。

协议层：

数据是LSB传输的，首先是1位的低电平表示数据传输开始，然后是5~8位的数据位，之后有一个奇偶校验位，最后是1位的高电平表示数据传输结束。

寻常人家_二一
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linux下串口程序，实现串口回环自发自收，测试串口
10-12
linux下串口程序，实现串口回环自发自收，测试串口
UART 串口回环
bbbman7的博客
03-16 416
接收部分： module uart_rev( input clk, input reset, input rxd, output [7:0] uart_data, output uart_done ); parameter SYS_CLK=50000000; parameter BPS=9600; localparam BPS_CNT=SYS_CLK/BPS reg rxd_0,rxd_1;//RX数据延迟两拍，用来判断开
15 UART回环
lf282481431的博客
03-24 782
常用的通信方式可分为为串行通信（serial communication）和并行通信（parallel communication）两种。并行通信是多比特数据同时通过并行线进行传送（一般以字或字节为单位并行进行传输），这种传输方式用的线多、成本高、速率高、要考虑时延匹配，不宜进行长距离通信，因此并行通信一般用于板载外设的通信。串行通信是数据在一条线上一比特接一比特地按顺序进行传送，这种传输方式线少、成本低、速率低，事宜用于长距离通信，因此串行通信常用于不同设备之间的通信。
串口回环测试
Li_Lei1的博客
07-24 1874
lookback测试
FPGA实战 -- UART --- 实现串口回环（加FIFO）
2201_75683149的博客
02-02 1233
本文通过上位机的串口助手发送数据，FIFO将数据在RX和TX之间进行传递，并且传递回上位机的串口助手，修改校验方式数据会发生变化。
UART串口通信（回环测试）
jiguangshen的博客
04-27 9574
一 UART串口通信简介 UART（Universal Asynchronous Receiver-Transmitter）是采用异步串行通信方式的通用异步收发传输器，在发送数据时将并行数据转换为串行数据，在接收数据时将串行数据转换为并行数据。发送和接收的一帧数据由起始位、数据位、奇偶校验位和停止位组成，其数据帧格式如下： 串口通信的速率用波特率表示，单位为bps（位/秒），常用的波特率由9600、19200、38400、57600、115200。 ...
FPGA 串口回环测试工程
最新发布
05-11
本资源是 FPGA 串口回环测试工程，支持接收与发送波特率使用不同的值，波特率支持 4800 Bd/s ~ 256000 Bd/s。开发平台为 Vivado 2018.3，使用 Verilog 语言开发，主要用于 RS232 串口的回环测试，其中 uart_rx_slice...
FPGA uart串口回环实验
10-24
FPGA uart串口回环实验代码参考 quartus vivado都有
delphi串口通信工程开发实例导航.rar
05-12
串口通信开发实例，有需要的朋友可以看看，有问题，大家共同探讨。
【FPGA】FPGA实现UART串口通信回环
白码王子小张的博客
11-05 2397
FPGA实现UART串口通信回环
串口自收自发
06-05
labview串口的程序编写，串口的自收自发适合初学者labview串口的程序编写，串口的自收自发适合初学者labview串口的程序编写，串口的自收自发适合初学者
51 UART串口测试代码
02-05
嵌入式平台下，实现STM32与上位机之间的通信
FPGA串口回环实验
Albert_yeager的博客
03-17 892
本文将从个人理解的角度，解释FPGA串口通信的原理，并进行实战演示。
FPGA学习笔记——串口回环实验
Spider X的博客
08-09 2402
串口回环实验 串口大家应该都不陌生，总共一收一发两根线，很多FPGA也自带usb转串口芯片，今天做一个pc上位机将数据通过串口发给FPGA，FPGA直接将数据发回给pc端的串口环回实验。 波特率 波特率bps指的是串口一秒内能发多少个bit位，常见的波特率有9600、38400、115200等，这是PC与FPGA使用串口通信所约定好的一个速率。比如FPGA的时钟频率是50MHz，那么一秒钟就有50M个时钟周期，我又需要一秒钟发送9600个bit位，所以用50M除以9600得到大约5208，也就是说一个bit
至简设计系列_串口回环工程
MDYFPGA的博客
08-26 716
至简设计系列_串口回环工程 –作者：小黑同学 本文为明德扬原创及录用文章，转载请注明出处！ 1.1 总体设计 1.1.1 概述 串行接口简称串口，也称串行通讯接口或者串行通信接口，是采用串行通信方式的扩展接口。串行接口是指数据一位一位地顺序传送 ，其特点是通信线路简单，只要一对传输线就可以实现双向通信（可以直接利用电话线作为传输线），从而大大降低了成本，特别适合用于远距离通信，但传送速度较慢。一条信息的各位数据被逐位按顺序传送的通信方式称作串行通信。串行通信的特点是：数据位的传送，按位顺序进行，最少只.
UART协议及串口回环
xyf_fate的博客
09-14 1886
UART
FPGA-串口232回环实验学习
qq_45956475的博客
08-06 528
介绍了串口232的原理与实现方法，并且介绍一个FPGA中经常碰到的一个问题：亚稳态，我们了解了它产生的原因和减小亚稳态的影响的方法
回环接口 loopback
〓☆〓 清风徐来918 （QQ:89617663）
11-22 644
大多数的产品都支持 环回接口 （Loopback Interface），以允许运行在 同一台主机上 的客户程序和服务器程序通过TCP/IP进行通信。A类网络号127就是为环回接口预留的。根据惯例，大多数系统把IP地址 127.0.0.1 分配给这个接口，并命名为 localhost 。一个传给环回接口的IP数据报 不能在任何网络上出现。 传给广播地址或多播地址的数据报复制一份
串口回环vivado
11-22
根据提供的引用内容，串口回环测试工程是用于 RS232 串口的回环测试，其中 uart_rx_slice 模块负责接收一帧数据，uart_tx_slice 模块负责发送一帧数据。在 Vivado 2020.1 开发平台下，该工程使用 Verilog 语言开发。...

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