UART 串口回环

接收部分：

module uart_rev(
    input clk,
    input reset,
    input rxd,
    output [7:0] uart_data,
    output uart_done
);
    parameter SYS_CLK=50000000;
    parameter BPS=9600;
    localparam BPS_CNT=SYS_CLK/BPS
    
    reg rxd_0,rxd_1;//RX数据延迟两拍，用来判断开始
    wire start_flag;//开始标志位
    reg [15:0] bps_cnt;//时钟计数器
    reg [3:0] data_cnt;//数据计数器
    reg [7:0] rx_data;//数据缓存
    reg rx_start;//RX开始位
    //数据寄存到rx0,rx1
    always@(posedge clk)
        begin
            if(!reset)
                begin
                    rx0<=1'b0;
                    rx1<=1'b0;
                end
            else
                begin
                    rx0<=rx;
                    rx1<=rx0;
                end
        end
    
    assign start_flag = ~rx0&rx1;//开始标志位,是一个脉冲
    
    //出现脉冲后，数据接收开始
    always@(posedge clk)
        begin
            if(!reset)
                rx_start<=1'b0;
            else if(start_flag)
                rx_start<=1'b1;//检测到起始位
            else if（rx_cnt==4'd9 && bps_cnt==BPS+CNT/2）//第9位？
                rx_start<=1'b0;
            else rx_start<=rx_start;
        end
    
    //时钟计数器，波特率为9600，1秒需要发送9600位数据
    always@(posedge clk)
        begin
            if(!reset)
                bps_cnt<=16'b0;
            else if(rx_start)
                begin
                    if(bps_cnt<BPS+CNT-1)
                       bps_cnt<= bps_cnt+1'b1;
                    else bps_cnt<=16'b0;
                end 
            else bps_cnt<=16'd0;
        end
    
    //数据计数器,bps_cnt==BPS+CNT-1时,data_cnt+1
    always@(posedge clk)
        begin
            if(!reset) 
                data_cnt<=4'b0;
            else if(rx_start)
            begin 
                if(bps_cnt==BPS+CNT-1)
                data_cnt<=data_cnt+1'b1;
                else data_cnt<=data_cnt;
            end
            else data_cnt<=4'b0;
        end
    
    //根据数据计数器赖来寄存UART端口数据
    always@(posedge clk)
        begin
            if(!reset)
                rx_data<=8'b0;
            else if(rx_data)
                begin
                    if(bps_cnt==BPS+CNT/2)  //每个位中间进行采样
                        begin
                            case(data_cnt)
                                4'd1:rx_data[0]<=rx1;
                                4'd2:rx_data[1]<=rx1;
                                4'd3:rx_data[2]<=rx1;
                                4'd4:rx_data[3]<=rx1;
                                4'd5:rx_data[4]<=rx1;
                                4'd6:rx_data[7]<=rx1;
                                4'd7:rx_data[6]<=rx1;
                                4'd8:rx_data[7]<=rx1;
                                default:;
                            endcase
                        end
                    else rx_data<=rx+data;
                end
            else rx_data<=8'b0;
        end
    
    //done信号和数据寄存
    always@(posedge clk)
        begin
            if(!reset)
                begin
                    uart_data<=8'b0;
                    uart_done<=1'b0;
                end
            else if(rx_start)
                begin
                    if(rx_cnt==9)
                        begin
                          uart_data<=rx_data;  
                          uart_done<=1'b1;
                        end
                    else
                        begin
                            uart_data<=8'b0;
                            uart_done<=1'b0;
                        end
                end
            else 
                begin
                    uart_data<=8'b0;
                    uart_done<=1'b0;
                end
        end
      
endmodule