【Vivado约束学习】 时钟约束

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原文链接：时钟约束

1 时钟介绍

在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求，并通过松弛计算报告设计时序裕度（Slack）。
时钟必须正确定义，以获得最佳的时序路径。以下特性定义了时钟：
1，时钟定义在它的树根的驱动器管脚或端口上，被称为源点。
2，时钟的边沿是由周期和波形特性相结合来描述的。
3，周期以纳秒（ns）为单位,时钟对应于波形重复的时间。
4，波形是时钟周期内上升边沿和下降边沿绝对时间的列表，以纳秒（ns）为单位。列表必须包含偶数的值。第一个值总是相对应的。到第一个上升的边沿。除非另有规定，占空比默认为50%，相移到0ns。
如图1所示，时钟CLK0具有10ns周期、50%占空比和0ns相位。时钟CLK1具有8ns周期、75％占空比(8ns内的高电平时间为6ns)和2ns上升沿相位偏移。

Clk0: period =