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RSS订阅原创 基于zynq的视频采集与hdmi显示（未完）
根据手册可知，传感器会传输一些同步字:SAV(valid line)：有效行开始EAV(valid line)：有效行结束SAV(invalid line)：无效行开始EAV(invalid line)：无效行结束注：（本次项目截取12bit数据位的高8位），因此实际同步字为然后设置状态机，通过状态机来控制什么时候开始提取有效像素vsync：场同步信号hsync：行同步信号。
2024-07-18 17:01:25
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转载 ZYNQ资源介绍
在上一篇文章中（）对 ZYNQ 进行了简单的叙述，在做相关的内容之前，有必要对其具体内容进行详细的了解；首先是对这款芯片所包含的内容进行简单的了解（参考 UG585 手册）
2024-07-18 15:36:37
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原创 以太网协议介绍——UDP
Q：已经有 IP 协议了，为什么还需要 UDP 协议呢？A：事实上数据是可以直接封装在 IP 协议里而不使用 TCP、UDP 或者其它上层协议的。然而在网络传输中同一IP服务器需要提供各种不同的服务，各种不同的服务类型是使用端口号来区分的，例如用于浏览网页服务的 80 端口，用于FTP（文件传输协议）服务的 21 端口等。TCP和 UDP 都使用两个字节的端口号，理论上可以表示的范围为0~65535，足够满足各种不同的服务类型。Q：为什么选择的是 UDP 而不是传输更可靠的 TCP 呢？
2024-07-04 21:26:38
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原创 FPGA基本资源介绍
可编程输入/ 输出单元简称I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/ 输出信号的驱动与匹配要求。FPGA 的IOB 被划分为若干个组(bank)，每个bank 的接口标准由其接口电压VCCO 决定，一个bank 只能有一种VCCO，但不同bank 的VCCO 可以不同。只有相同电气标准的端口才能连接在一起，VCCO 电压相同是接口标准的基本条件。
2024-07-01 11:38:34
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原创 micro SD控制——zynq（未完）
值得一提的是，ZYNQ 内部集成了两个 SD 卡控制器，并且 Xilinx SDK 的 standalone 已经移植好了 FATFS（SDK 软件中叫做 xilffs）文件系统，因此在 SDK 中添加 xilffs 库后，就可以在程序中使用 FATFS 中的 API 函数来操作 SD 卡。Micro SD卡，是一种极细小的快闪存储器卡，MicroSD 卡插入适配器（Adapter）可以转换成 SD 卡，其操作时序和 SD卡是一样的。开发板原理图如下，可知本开发板使用的是SDIO模式的SD卡。
2024-06-16 20:46:52
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原创 一、手写一个uart协议——rs232
上位机由串口助手通过 rx 线往 FPGA 发 8 比特数据，当 FPGA接收到 8 比特数据后，再通过 tx 线把接收到的 8 比特数据给上位机发回去，要求上位机接收到的数据和上位机发送的数据一样，并且保证连续发送也没问题。
2024-04-30 21:14:40
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原创 三、fpga对完成过滤和校验的有效包数据进行有效像素提取、MATLAB对数据源进行处理与下发（完整实现pc机→显示器通信链路）
上篇文章实现了MATLAB模拟发送UDP以太网协议数据包到fpga，能实现双沿数据→单沿数据转换，并将转换后的数据进行包过滤和crc校验，本篇内容要实现真正的从pc机下发视频数据，经过千兆以太网传输存储到fpga 的ddr3中，然后通过hdmi读出到显示屏上。
2024-04-18 14:23:44
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原创 五、RIFFA框架下的桌面采集和 PCIE 传输项目
任务描述：PC端先发送图片的配置包信息，然后上位机启动截屏APP应用程序，将截屏数据下发给FPGA，FPGA收到一帧的图像数据后会返回给上位机一个ACK信号，标志着上衣帧数据接收完毕，可以接收下一帧数据。DDR3实现fpga数据的缓存，HDMI完成DDR3图像的读取与显示。Frame_ack 要求在每接收完成一帧图像给上位机发送一次 frame_ack 帧数据，Frame_ack 帧数据是 8 个 DW 长度的 32’h55555555,用于通知上位机可以发送下一帧数据,保证有序的发送图像帧数据。
2024-03-18 14:11:45
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原创 二、PCIE的TLP包的封包解包原理
熟悉 PCIE 的组建包的过程，以及内部的字段细节的定义，掌握如何发送接收 Mrd（memory read TLP）、 Mwr（Memory write TLP）、Cpl（Completion TLP）和 Cpld（Completion with data TLP）命令包，深入理解 PCIE 底层协议工作过程
2024-03-08 17:13:59
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原创 四、输入延时约束、输出延时约束以及调试方法
上一讲完成了基本时钟和生成时钟的约束，确定了整个工程的时钟频率，本次内容要添加合理的 input 和 output delay， 把接口时序调整到一个最佳状态。
2024-03-06 18:10:59
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空空如也
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