DDS作业

最新推荐文章于 2021-03-22 01:42:49 发布
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分类专栏： 作业 文章标签： DDS作业
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本文链接：https://blog.csdn.net/balee11/article/details/55511287
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本次实验在FPGA上实现了DDS模块，使用50MHz时钟合成500KHz、1MHz和3MHz的正弦波信号。波表ROM基于10比特地址和1024个word，12比特量化。设计中，拨码开关控制信号频率，实验要求包括手工绘制和Quartus生成的RTL图，SignalTap捕获的数据以及MATLAB频谱分析。Verilog和MATLAB代码作为补充材料。
摘要由CSDN通过智能技术生成

实验内容

在FPGA上设计一个DDS模块，在DE0 开发板上运行，在FPGA芯片内部合成出数字波形即可。不用输出模拟信号，本模块满足以下条件：

  • 使用板载晶振的50MHz时钟，合成以下频率的信号
  • 1、500KHz 正弦波信号。 2、1MHz 正弦波信号。 3、3MHz 正弦波信号。
  • 频率字字长32位，波表ROM尺寸为 10比特地址，1024个word
  • 波形格式为2补码格式，12比特量化
  • 每个CLK输出一个有效样点。
  • 输入信号为频率字和频率字输入使能信号
  • 使用板载的拨码开关（Switch）控制生成的波形信号的不同频率。

注：波表ROM代码是用matlab或C打印生成的。不要手写

实验要求

  • 人工绘制的 电路结构RTL设计图，该图片用于说明你设计电路时的想法，注意要在RTL图中画出Verilog代码中的 生成D触发器 reg 变量
  • Quartus扫描生成的电路RTL图，该图片用于说明Quartus的电路编译结果
  • 相位累加器的输出，SignalTap截图
  • 波表ROM的输入地址，SignalTap截图
  • 至少捕获 一个完整的输出正弦波形周期的上述数据数值的
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balee11
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