基于FPGA的学校打铃器（VHDL）

基于FPGA的学校打铃器（VHDL）

（20年齐工大某汪老师课设）具体资源后续发
此试验箱数码管自带译码器，显示BCD码

一、具体功能

1、打铃器具备电子钟的24小时、60分和60秒计时功能，可对时间进行调整。（可加减调整）
2、打铃器按照学校日常作息时间定时打铃，打铃时间在5~10秒之间可调整，每次变化1秒。
3、打铃器的时间通过数码管显示。

二、设计思路

1、结果图片

2、分频模块
试验箱为20MHz时钟信号，用锁相环调为1khz，再用代码分为1hz（两个部分能保证频率稳定）。
3、调整时间模块
通过二选一模块，在按键按下的上升沿和时钟上升沿进行切换。另外有加减法模式进行加减法的计算。
4、打铃时常模块
三位键盘代表三位二进制数，选择时间。时间到来后输出使能信号，进行打龄时间开始减，减到0时重新回到之前设计的打铃时常。

数字时钟模块

1、正常计数模块

分、秒为60进制，小时为24进制，正常模式为加法，加法时秒向分、分向小时

2、调整时