【原创】高速电路设计实践学习笔记-第8章（2）

最新推荐文章于 2023-08-10 15:26:13 发布

山里天空蓝

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分类专栏：高速设计文章标签： SI 反射串扰辐射

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三、PCB设计与信号完整性

1、与SI有关的因素：

反射（信号线上阻抗不连续造成的）
串扰（与信号间距有关）
辐射（与高速器件自身和PCB设计都有关）

2、如何判定信号走线是否为传输线？（人话：就是判定这根线是不是要按高速线对待）

已知条件：信号线周期频率，上升沿时间，信号线长度
计算：1、有效频率 $F_{knee}=0.5/上升时间$ 上升沿时间（ns）

2、计算有效波长 $\lambda _{knee}=c/F_{knee}$ ，由于信号在PCB板上的传播速度比光速略低，c可以按光速 $3*10^{8}$ m/s计算。

3、判定：如果信号线长度< $\lambda _{knee}$ 的1/6，那么不用按高速线处理；如果信号线长度> $\lambda _{knee}$ 的1/6，那么这根线可以被判为高速线了.

3、高速信号线必须考虑阻抗不匹配带来的反射！！那么我怎么知道有多大反射啊？

答：计算反射系数来判断，反射系数 $\rho =(Z_{2}-Z_{1})/(Z_{2}+Z_{1})$ ,其中Z1为反射点之前的线路阻抗，其中Z2为反射点之后的线路阻抗。 $\rho$ =-1，表示信号将以反向电平全部反射； $\rho$ =1，表示信号将以正向电平全部反射； $\rho$ =0，表示信号全部被吸收而不再发生反射。

4、如何减小反射的影响呢？对：阻抗匹配设计！

$\rho$ 应尽可能减小，因此要求Z1和Z2尽可能相等，通过在电路上增加元器件可以减少 $\rho$ 。

常用5种匹配方式及对比：

5种常用阻抗匹配方式
设计名称	优点	缺点	备注
发送端串联匹配	1、发送端匹配不会引起额外功耗 2、匹配方式简单，不会引起信号线路stub分叉	1、仅适用于点对点信号 2、发送端分压，导致必须依靠反射才能恢复电平 3、Rs存在导致信号边沿变缓，时序裕量不足时，要慎选Rs值。	走线应按菊花链式布线
接收端并联匹配	不会影响信号边沿速率	1、电阻Rt消耗功率 2、接收端，相对电平判决门槛，容易出现高、低电平不对称问题	适用于单点对多点的连接
接收端分压匹配	1、不影响信号边沿速率 2、较容易实现高、低电平的门限对称分布 3、可满足接收端对共模偏置电平的要求	Rt1和Rt2有功耗，当信号数目较多时，应进行功耗评估	LVPECL高速电平最常用的匹配方式
接收端阻容并联匹配	Ct阻断了匹配电阻与地之间的直流通路，功耗相对小	1、接收端，相对电平判决门槛，容易出现高、低电平不对称问题 2、Ct存在导致信号边沿变缓，	-
接收端二极管并联匹配	保护器件输入端口	1、只能起到保护作用，无法消除反射 2、功能上，受限于二极管的开关速度	-

5、DDR SDRAM设计时终端电阻 $R_{TT}$ 放接收端器件引脚之前还是之后好呢？ ---自己经常纠结的问题。。。

答：如下图所示，对于方式1，上拉电阻相当于stub分叉，对SI有影响；对于方式2，上拉电阻的路径可以看成与信号线为同一条路径，不构成stub，且 $R_{TT}$ 可以看成路径的终端，只要满足阻抗相等的条件，不会出现反射，影响SI。

所以结果就是终端电阻放在器件引脚之后利于SI。

6、了解一下什么是驱动路径、返回路径

驱动路径：发送端指向接收端，即PCB走线路径（我理解为上班，按照标准路径走，到单位就行）
返回路径：接收端指向发送端，一般为与驱动路径阻抗最小的路径。（我理解为下班，抄近路赶紧回家吃饭！！）

7、返回路径的选择

关键词：阻抗最小，不是电阻。
返回路径阻抗计算： $Z=R+j\omega L+1/(j\omega C)$ ,即直流电阻+寄生电感+寄生电容产生阻抗的总和。
PCB板上，选择与目标信号层距离最近、且平面最完整的层作为参考平面
参考平面不完整/有分割带来的问题：阻抗不连续会导致信号突变，影响SI；跨分割可能导致某一区域成为很多信号的返回路径，成为串扰集中区域，不利于SI
高速信号返回路径选择顺序：完整的地平面作为参考平面最优；没有合适的完整地平面时，完整的电源平面第二；完成的地平面和电源平面都没有时，确保高速信号返回路径无电气间断。

8、为什么完整的电源平面也是较好的参考平面？

答：若参考平面为电源平面，则信号的返回路径为：接收端-----电源平面-----地平面，最终肯定要回地才能完成回流的。如果此时电源和地平面之间相邻且距离较近，耦合大且阻抗小，那么这种回流方式与以完整地平面作为参考平面的方式几乎没有差别。

但是如果此时作为参考的电源平面与地平面之间距离较远，那么阻抗增大，会对信号回流有一定影响的。此时以电源平面作为回流的方式就达不到以地平面为回流方式的效果。

所以要具体问题具体分析。

特例：DDR SDRAM的控制、地址信号，建议以2.5V电源而不是地平面作为参考。

9、信号换层时应注意的要点（因为换层会导致返回路径变化，影响回流，影响SI）

信号换层时，最好不要改变参考层
信号换层时，最好不要改变参考层的网络属性（就是不要参考层在GND和电源之间来回跑）
信号换层时，最好在信号过孔附近增加一个与参考层同属性的过孔。该过孔与信号过孔间距在50mil之内。
若换层前后，两参考层网络属性不同，则要求两参考层相距较近，以减少层间阻抗和返回路径上的压降。
当换层信号较密集时，附加地或电源过孔之间应保持一定距离，避免这些过孔之间产生串扰。

要注意：返回路径上的串扰和驱动路径上的串扰对SI的影响是相同的，这也是经常容易被忽略的。很多人只关注走线串扰，忽略了返回路径上的串扰。

10、地弹是个啥？

答：对于高速芯片，其器件封装内部的引线电感和器件引脚到平面之间的走线电感，在高频下，会表现出较大的阻抗。而电流的任何变化，都将通过该阻抗转化为电平的变化。这种器件内核所感知到的电源或地相对PCB电源或地平面的电平变化波动称为地弹。

11、如何减小地弹？

BGA等器件就近打过孔，同时用又粗又短的线连接到电源/地平面
数据传输采用扰码技术，减少SSO(同步开关噪声，就是说好多数据同时进行电平翻转时，容易出现大电流，使地弹电压瞬间增大），扰码技术可以将接口信号调制成杂乱无章的码型，减少同时翻转信号的数量，从而减少SSO。
保持回流低阻抗（选择方法前面也说了）

12、串扰是个啥？

答：信号线之间由互感、互容引起的耦合。由于耦合的存在，当某一信号发生电平翻转时，在附近的信号线上就会感应到一定的噪声。

13、抑制串扰的方法

高速关键走线（如时钟信号）必须遵循3W原则（注意：3W原则同时适用于同层和层间，因此层间要交叉走线），其余一般高速信号可以做仿真验证
3W检查时，要注意低速高驱动能力信号的影响（如MOSFET的栅极驱动信号）
降低信号层与参考层之间的阻抗
降低信号边沿速率（边沿速率越高，其高频分量衰减越多，越容易出现EMI问题，越容易产生信号过冲）。这是基于EMC的考虑希望边沿速率低一些，但是基于时序考虑，是希望边沿速率高的。
特殊说明，信号的下降沿边沿速率比上升沿要高，更要关注SI问题

14、微带线与带状线

微带线与带状线对比
	微带线	带状线
定义	走线在PCB表层	走线在PCB内层
阻抗控制	无法准确控制	易于控制
传输速率	介电常数越小，传输速率越快	传输速率比微带线略低
EMI特性	信号线位于表层，无法有效屏蔽外接辐射，且抗干扰能力弱	信号线位于层间，可以有效屏蔽辐射，且抗干扰能力强。高速信号尽量采用带状线。

15、盲埋孔板优势

寄生参数小，可有效减小高频下过孔阻抗
有助于减小信号线stub
有助于获得更完整的电/地平面

16、布线方式对SI的影响

不要尖角布线
减少布线时同一走线线宽变化
蛇形走线要满足3W原则；高频关键信号尽量不走蛇形线（蛇形线平行段之间会产生耦合，距离越近，平行长度越长，耦合越强）
控制高速信号过孔数目
高速信号过孔产生的stub，可通过背钻方式减小

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