FPGA：IP核（时钟IP）

最新推荐文章于 2024-08-05 15:40:58 发布
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文章标签： fpga开发
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本文介绍了时钟IP核中的MMCM和PLL，它们作为频率合成器能生成多种时钟频率并过滤输入时钟的抖动。MMCM是PLL的改进版，当lock信号从低到高变化时，表明输出时钟已稳定。在VIVADO中，可通过时钟向导配置输出时钟的频率、占空比和相位。输入源可以是50MHz晶振，输出则可灵活调整。
摘要由CSDN通过智能技术生成

**时钟IP核：**MMCM和PLL。
生成系统需要的多个时钟频率及相位。他们都可以作为一个频率合成器，用于宽范围的频率和输入时钟的抖动过滤器。MMCM是PLL的升级。
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lock由低电平变为高电平时说明输出的始终稳定。
输入信号可以是我们核心板50MHZ的晶振。在VIVADO中是通过一个时钟向导的方式对输出的时钟进行配置。输出的信号可以调节频率，占空比以及相位。

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