SRIO学习（2）SRIO IP核时钟和复位

已于 2024-04-08 19:56:13 修改
阅读量995 收藏 21
点赞数 24
分类专栏： 高速接口学习 文章标签： 学习 tcp/ip fpga开发
于 2024-04-08 02:00:00 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_56222647/article/details/137476370
版权

文章目录

前言

通过对时钟和复位的理解可以更好的了解IP核的工作过程，不过不理解也不影响使用，example design帮我们都做好了。

一、时钟

可以直接看总结

1.1、整体说明

PHY在两个时钟域上运行：phy_clk是主要的核心时钟，gt_pcs_clk用于串行收发器接口。gt_clk不被PHY使用，而是被串行收发器接口使用。gt_pcs_clk的频率是gt_clk的一半。一般来说，phy_clk等于 (gt_clk * 操作链路宽度)/4 ，因此，对于配置为2x的核心，phy_clk的频率是gt_clk的一半。如果核心降到1x模式，phy_clk必须切换到gt_clk速率的四分之一。串行收发器还需要一个参考时钟（refclk），使用收发器的专用时钟引脚。参考时钟频率在生成核心时选择（可用选项取决于架构和线速率）。
在这里插入图片描述
LOG（逻辑层）在log_clk域上运行。为了达到最佳吞吐量，log_clk应至少与phy_clk一样快。这是为了PHY层接收到的数据不会在BUF里一直停留。

BUF（缓冲器）在log_clk和phy_clk域之间传输数据包。如果BUF用于统一时钟，则log_clk和phy_clk必须同步。否则，时钟必须匹配与接口子核心的速率。

每个子核心配置寄存器接口上的cfg_clk域是独立于该子核心时钟的。但是，为了使用提供的配置结构参考设计中的LOG维护控制器，所有这些接口的cfg_clk必须等同于log_clk。

1.2、典型时钟速率

下表是xilinx给出的典型时钟速率，我们以4x为例进行分析：

  • 首先是gt_clk 和gt_pcs_clk，这个是根据线速率决定的，从下面的图3-14也可以看出，所谓的gt_clk就是我们之前熟悉的TXUSERCLK/RXUSERCLK，gt_pcs_clk就是我们之前熟悉的TXUSERCLK2/RXUSERCLK2，这也就可以很好的理解为什么他俩之间是二倍的关系了。
  • 对于phy_clk，根据计算公式phy_clk= (gt_clk * 链路Line宽度)/4 ，所以phy_clk= gt_clk
  • log_clk则是不能小于phy_clk，所以大于等于最大phy_clk。
    在这里插入图片描述

下图当中的示例设计采用单个差分输入时钟sys_clk，并实例化所需的时钟缓冲器和时钟模块来生成时钟。时钟方案在不同的FPGA系列之间略有不同，以适应每个设备的特定架构。sys_clk_p和sys_clk_n与DIFF_CLK接口相关联。

MMCM的乘法器和除法器值取决于参考时钟频率和线速率。在4x配置中，log_clk和gt_clk共享一个BUFG。在1x配置中，log_clk和phy_clk共享一个BUFG（并且不需要BUFGMUX，因为只有一个可能的phy_clk速率）。此外，如果在Vivado IDE中选择了统一时钟选项，则要求log_clk和phy_clk具有相同的速率。这意味着log_clk/cfg_clk的BUFG可以被移除，并且log_clk/cfg_clk与phy_clk绑定。
在这里插入图片描述

1.3、时钟总结

在这里插入图片描述
IP核当中有6个时钟输入，简单总结如下：

  1. gt_clk：由链路速率决定
  2. gt_pcs_clk： gt_pcs_clk的频率是gt_clk的一半。
  3. phy_clk：phy_clk= (gt_clk * 链路Line宽度)/4
  4. log_clk ：LOG（逻辑层）在log_clk域上运行。为了达到最佳吞吐量，log_clk应至少与phy_clk一样快。这是为了PHY层接收到的数据不会在BUF里一直停留。cfg_clk必须等同于log_clk
  5. drpclk ：动态配置时钟，随意
  6. refclk ：GT外部参考时钟

1.4、示例工程

这是示例工程当中的时钟模块，它将我们需要的时钟全部都已经产生好了，其中输入时钟信号sys_clkp就是GT外部参考时钟，mode_1x表示当前为1Line。

module srio_gen2_0_srio_clk
 (// Clock in ports
  input         sys_clkp,
  input         sys_clkn,
  // Status and control signals
  input         sys_rst,
  input         mode_1x,
  // Clock out ports
  output        log_clk,
  output        phy_clk,
  output        gt_pcs_clk,
  output        gt_clk,
  output        refclk,
  output        drpclk,
 
  // Status and control signals
  output        clk_lock
 );

  //------------------------------------
  // wire declarations
  //------------------------------------
  wire        refclk_bufg;
  wire        clkout0;
  wire        clkout1;
  wire        clkout2;
  wire        clkout3;
  wire [15:0] do_unused;
  wire        drdy_unused;
  wire        psdone_unused;
  wire        clkfbout;
  wire        to_feedback_in;
  wire        clkfboutb_unused;
  wire        clkout0b_unused;
  wire        clkout1b_unused;
  wire        clkout2b_unused;
  wire        clkout3_unused;
  wire        clkout3b_unused;
  wire        clkout4_unused;
  wire        clkout5_unused;
  wire        clkout6_unused;
  wire        clkfbstopped_unused;
  wire        clkinstopped_unused;
  // End wire declarations
  //------------------------------------


//  // input buffering

  //------------------------------------
  IBUFDS_GTE2 u_refclk_ibufds(
    .O      (refclk),
    .I      (sys_clkp),
    .IB     (sys_clkn),
    .CEB    (1'b0),
    .ODIV2  ()
  );

  BUFG refclk_bufg_inst
   (.O (refclk_bufg),
    .I (refclk));
  // End input buffering

  // MMCME2_ADV instantiation
  //------------------------------------
  MMCME2_ADV
  #(.BANDWIDTH            ("OPTIMIZED"),
    .CLKOUT4_CASCADE      ("FALSE"),
    .COMPENSATION         ("ZHOLD"),
    .STARTUP_WAIT         ("FALSE"),
    .DIVCLK_DIVIDE        (1),
    .CLKFBOUT_MULT_F      (6.000),
    .CLKFBOUT_PHASE       (0.000),
    .CLKFBOUT_USE_FINE_PS ("FALSE"),
    .CLKOUT0_DIVIDE_F     (3.000),
    .CLKOUT0_PHASE        (0.000),
    .CLKOUT0_DUTY_CYCLE   (0.500),
    .CLKOUT0_USE_FINE_PS  ("FALSE"),
    .CLKOUT1_DIVIDE       (12),
    .CLKOUT1_PHASE        (0.000),
    .CLKOUT1_DUTY_CYCLE   (0.500),
    .CLKOUT1_USE_FINE_PS  ("FALSE"),
    .CLKOUT2_DIVIDE       (6),
    .CLKOUT2_PHASE        (0.000),
    .CLKOUT2_DUTY_CYCLE   (0.500),
    .CLKOUT2_USE_FINE_PS  ("FALSE"),
    .CLKIN1_PERIOD        (6.400),
    .REF_JITTER1          (0.010))
  srio_mmcm_inst
    // Output clocks
   (.CLKFBOUT            (clkfbout),
    .CLKFBOUTB           (clkfboutb_unused),
    .CLKOUT0             (clkout0),
    .CLKOUT0B            (clkout0b_unused),
    .CLKOUT1             (clkout1),
    .CLKOUT1B            (clkout1b_unused),
    .CLKOUT2             (clkout2),
    .CLKOUT2B            (clkout2b_unused),
    .CLKOUT3             (clkout3_unused),
    .CLKOUT3B            (clkout3b_unused),
    .CLKOUT4             (clkout4_unused),
    .CLKOUT5             (clkout5_unused),
    .CLKOUT6             (clkout6_unused),
     // Input clock control
    .CLKFBIN             (clkfbout),
    .CLKIN1              (refclk_bufg),
    .CLKIN2              (1'b0),
     // Tied to always select the primary input clock
    .CLKINSEL            (1'b1),
    // Ports for dynamic reconfiguration
    .DADDR               (7'h0),
    .DCLK                (1'b0),
    .DEN                 (1'b0),
    .DI                  (16'h0),
    .DO                  (do_unused),
    .DRDY                (drdy_unused),
    .DWE                 (1'b0),
    // Ports for dynamic phase shift
    .PSCLK               (1'b0),
    .PSEN                (1'b0),
    .PSINCDEC            (1'b0),
    .PSDONE              (psdone_unused),
    // Other control and status signals
    .LOCKED              (clk_lock),
    .CLKINSTOPPED        (clkinstopped_unused),
    .CLKFBSTOPPED        (clkfbstopped_unused),
    .PWRDWN              (1'b0),
    .RST                 (1'b0)
  );
  // End 7 series MMCM instantiation

//______________________________________________________________________________

  // output buffering
  //-----------------------------------

  BUFG drpclk_bufr_inst
   (.O   (drpclk),
    .I   (clkout1));

  BUFG gt_clk_bufg_inst
   (.O (gt_clk),
    .I (clkout0));

  BUFG gt_pcs_clk_bufg_inst
   (.O (gt_pcs_clk),
    .I (clkout2));

  // Note that this bufg is a duplicate of the log_clk bufg, and is not necessary if BUFG resources are limited.
  BUFG phy_clk_bufg_inst
   (.O (phy_clk),
    .I (clkout1));

(* DONT_TOUCH = "true" *) BUFG log_clk_bufg_inst
   (.O (log_clk),
    .I (clkout1));
 
  // End output buffering
//______________________________________________________________________________

endmodule

二、复位

每个时钟域都有一个关联的复位信号。复位应该在各自的时钟域中被断言至少四个时钟周期，并且在同步的情况下去除（注意，如果核心被训练降频（比如：一端是4line，对端是1line，那么在建链的时候，速率会被降低到1line），phy_clk运行速度会比原始速率慢，复位仍然必须持续四个完整周期）。

包含的复位参考设计模块（srio_rst.v）有一个单一的复位输入，sys_rst。该信号是一个异步输入。此模块将复位同步到每个时钟域，并扩展脉冲以满足最小复位周期要求。

初始硬件复位应由用户设计生成。复位也可以使用RapidIO协议在带内进行通信。在重置SRIO Gen2 Endpoint 设备时必须特别小心。为了保证ackID对齐，应将所有的链路伙伴一起重置（也就是PHY、BUF、LOG这些模块都要复位）。建议在链路伙伴之间的复位重叠以减少丢失数据包和控制符号的发生。实现此操作的一种方法是进行核心复位的握手。从链路伙伴接收到的复位通过phy_rcvd_link_reset信号从核心传达给用户设计。在接收到链路复位时，应断言sys_rst信号。根据实现方式，可以根据phy_rcvd_link_reset的断言向用户应用程序发送复位信号。要向链路伙伴发送复位请求，请断言phy_link_reset信号，直到port_initialized输出变为低电平。在此时，应断言sys_rst到复位参考设计，完成握手。

个人总结：
上面都是翻译文档的。。。大概意思估计是要复位SRIO Gen2 Endpoint 的时候，先拉高phy_link_reset信号，然后IP核就会断言phy_rcvd_link_reset信号，那么此时用户就应该断言sys_rst有效，然后其他模块（PHY、BUF、LOG）就要跟着一起复位来保证ackID对齐，不过看示例工程里面的代码，不用管sys_rst，这个模块一旦收到phy_rcvd_link_reset信号有效，不需要你断言sys_rst就开始进行复位其他模块了。
以下是示例工程里面的代码：

module srio_gen2_0_srio_rst
   (
    input            cfg_clk,                 // CFG interface clock
    input            log_clk,                 // LOG interface clock
    input            phy_clk,                 // PHY interface clock
    input            gt_pcs_clk,              // GT Fabric interface clock

    input            sys_rst,                 // Global reset signal
    input            port_initialized,        // Port is intialized
    input            phy_rcvd_link_reset,     // Received 4 consecutive reset symbols
    input            force_reinit,            // Force reinitialization
    input            clk_lock,                // Indicates the MMCM has achieved a stable clock

    output reg       controlled_force_reinit, // Force reinitialization

    output           cfg_rst,                 // CFG dedicated reset
    output           log_rst,                 // LOG dedicated reset
    output           buf_rst,                 // BUF dedicated reset
    output           phy_rst,                 // PHY dedicated reset
    output           gt_pcs_rst               // GT dedicated reset
   );


  // {{{ Parameter declarations -----------
  // Reset State Machine
  localparam  IDLE       = 4'b0001;
  localparam  LINKRESET  = 4'b0010;
  localparam  PHY_RESET1 = 4'b0100;
  localparam  PHY_RESET2 = 4'b1000;

  // }}} End Parameter declarations -------
  
  wire sys_rst_buffered;


  // {{{ wire declarations ----------------
  reg   [0:3]   reset_state      = IDLE;
  reg   [0:3]   reset_next_state = IDLE;

 (* ASYNC_REG = "TRUE" *)
  reg  [3:0]        cfg_rst_srl;
 (* ASYNC_REG = "TRUE" *)
  reg  [3:0]        log_rst_srl;
 (* ASYNC_REG = "TRUE" *)
  reg  [3:0]        phy_rst_srl;
 (* ASYNC_REG = "TRUE" *)
  reg  [3:0]        gt_pcs_rst_srl;

  reg               sys_rst_int;
  wire              reset_condition = sys_rst || phy_rcvd_link_reset || sys_rst_int;

  // }}} End wire declarations ------------



  assign cfg_rst = cfg_rst_srl[3];
  always @(posedge cfg_clk or posedge reset_condition) begin
    if (reset_condition) begin
      cfg_rst_srl <= 4'b1111;
    end else if (clk_lock) begin
      cfg_rst_srl <= {cfg_rst_srl[2:0], 1'b0};
    end
  end


  assign log_rst = log_rst_srl[3];
  always @(posedge log_clk or posedge reset_condition) begin
    if (reset_condition) begin
      log_rst_srl <= 4'b1111;
    end else if (clk_lock) begin
      log_rst_srl <= {log_rst_srl[2:0], 1'b0};
    end
  end


  // The Buffer actively manages the reset due to the
  // nature of the domain crossing being done in the buffer.
  assign buf_rst = reset_condition;


  assign phy_rst = phy_rst_srl[3];
  always @(posedge phy_clk or posedge reset_condition) begin
    if (reset_condition) begin
      phy_rst_srl <= 4'b1111;
    end else if (clk_lock) begin
      phy_rst_srl <= {phy_rst_srl[2:0], 1'b0};
    end
  end


  assign gt_pcs_rst = gt_pcs_rst_srl[3];
  always @(posedge gt_pcs_clk or posedge reset_condition) begin
    if (reset_condition) begin
      gt_pcs_rst_srl <= 4'b1111;
    end else if (clk_lock) begin
      gt_pcs_rst_srl <= {gt_pcs_rst_srl[2:0], 1'b0};
    end
  end



  // This controller is used to properly send link reset requests that were
  // made by the user.
  always@(posedge log_clk) begin
    reset_state <= reset_next_state;
  end


  always @* begin
    casex (reset_state)

      IDLE: begin
        // Current State Outputs
        sys_rst_int             = 1'b0;
        controlled_force_reinit = 1'b0;
        // Next State Outputs
        if (force_reinit)
          reset_next_state = LINKRESET;
        else
          reset_next_state = IDLE;
      end

      LINKRESET: begin
        // Current State Outputs
        sys_rst_int             = 1'b0;
        controlled_force_reinit = 1'b1;
        // Next State Outputs
        if (~port_initialized)
          reset_next_state = PHY_RESET1;
        else
          reset_next_state = LINKRESET;
      end

      PHY_RESET1: begin
        // Current State Outputs
        sys_rst_int             = 1'b1;
        controlled_force_reinit = 1'b0;
        // Next State Outputs
        reset_next_state = PHY_RESET2;
      end

      PHY_RESET2: begin
        // Current State Outputs
        sys_rst_int             = 1'b1;
        controlled_force_reinit = 1'b0;
        // Next State Outputs
        if (force_reinit)
          reset_next_state = PHY_RESET2;
        else
          reset_next_state = IDLE;
      end

      default: begin
        // Current State Outputs
        sys_rst_int             = 1'b0;
        controlled_force_reinit = 1'b0;
        // Next State Outputs
        reset_next_state = IDLE;
      end

    endcase
  end



endmodule
顺子学不会FPGA
关注
  • 24
    点赞
  • 踩
  • 21
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
Xilinx平台SRIO介绍（三）时钟与复位
数字IC/FPGA杂货铺，找一找，或许有你想要的~
12-02 7446
时钟，又见时钟。
SRIO IP核（Serial Rapid IO）的license
10-08
Vivado 2015.4 亲测有效，其他版本没试过，使用时注意删除其他license中与之矛盾的语句，注意根据license的使用时间限制更改电脑时间。
SRIO IP介绍 （三） SRIO IP时钟、复位及例程分析
duhiei的博客
09-30 1132
这个表的意义就在于，如果板子上参考时钟是125M，那么，线速率就可以选1.25，2.5，3.125， 5，6.25Gbps。通过上表，我们也能看出来phy_clk和log_clk时钟频率是一样的，正好呼应了前面所说的，为了获得最佳吞吐量，log_clk应该至少和phy_clk一样快，默认情况下，他俩确实是一样的。最后总结一句，其实只要知道log_clk的频率是多少，和线速率以及通道数是什么关系就可以了，其实数据传输的本质其实就是，用多少时间，传多少数据，搞清楚这些，SRIO IP的使用就没什么大问题了。
SRIO系列-基本概念及IP核使用
sqzjiayou的博客
04-17 974
RapidIO互连架构是一种高性能的数据包交换、互连技术，旨在与最流行的集成通信处理器、主机处理器和网络数字信号处理器兼容。它解决了高性能嵌入式行业对系统内互连中的可靠性、更高的带宽和更快的总线速度的需求。RapidIO标准被定义为三个层：逻辑、传输和物理。逻辑层定义了总体协议和数据包格式。这是端点启动和完成事务所必需的信息。传输层提供了数据包从端点移动到端点所需的路由信息。物理层描述了设备级的接口细节，如数据包传输机制、流量控制、电气特性和低级错误管理。
SRIO系列-时钟逻辑与复位逻辑
最新发布
sqzjiayou的博客
04-17 940
上一篇讲述了SRIO协议的基本概念，传输的HELLO帧格式、事务类型等，本篇说一下SRIO IP核的时钟关系。
Xilinx SRIO_gen2关于时钟的问题
小裘的博客
04-03 5614
参考时钟（reference clock） 在一开始，我一直不太清楚参考时钟是什么。其实看框图就很清楚，refclk是由系统时钟（sys_clk_p和sys_clk_n）经过差分信号输入缓冲（IBUFDS）得到的，因此refclk其实是和系统时钟同样频率的一个单端信号。从框图中还可以看出，refclk还连接到了串行收发器端，这也和手册中的文字描述是一致的。 最让人费解的是，对于不同链路速率的传...
【FPGA】SRIO中的关键问题总结（一）SRIO中的关键数据包格式总结
热门推荐
Reborn Lee
07-03 1万+
这篇博文的内容主要是一些数据包的格式，包括FPGA SRIO端最重要的逻辑层数据包格式HELLO格式，此外还有数据最终的格式，也就是通过高速串口发送出去的包的格式。 这篇博文在参考了数据手册以及博文：Xilinx RapidIO核仿真与包时序分析的基础之上，通过仿真提取时刻需要查询的内容而作。 在此十分干些上述博文的作者，他是我见过的对SRIO数据手册翻译的最好的作者。 这篇博文的最后，我也附上了他的链接，虽然素未蒙面，但是我真的很感谢他。
srio的复位操作
m0_67725091的博客
03-08 740
我们知道，srio对复位信号的脉宽有不小于4个时钟周期的要求的，最近分析其源码，发现使用移位方式对复位脉宽比较有趣，现与大家分享，此后设计复位信号可以依次类推。 assign cfg_rst = cfg_rst_srl[3]; //配置模块复位信号要求，高有效，持续4个cfg_clk always @(posedge cfg_clk or posedge reset_condition) begin if (reset_condition) begin cfg_rst_srl &...
RapidIO核的仿真以及包时序的分析
zhui_meng_zhe_zzw的博客
08-14 1771
这篇文章主要介绍RapidIO核的仿真以及包时序的分析。调试SRIO核时必须对包在不同接口的传输过程有一个清晰的了解，能够识别出不同接口上包的类型并正确的解析出包的内容。
84-Vivado SRIO IP核设计.7z
04-20
Vivado SRIO IP核设计，Vivado仿真工程。
SRIO IP核说明
10-06
SRIO IP核说明，具体的版本为 Serial RapidIO Gen2 Endpoint v4.1
xilinx srio gen2 ip核资料
03-11
xilinx srio ip核使用记录，srio协议规范，xilinx srio gen2手册
Xilinx Srio详解&IP核使用.docx
01-29
Xilinx Srio详解&IP核使用，还算比较有用的资料，尤其是对IP核接口各个信号的说明很有用，基本值得参考
沧小海基于xilinx srio核的学习笔记之第四章 Xilinx SRIO的示例分析(二)
滄海的博客
10-29 3818
目录 4.4 核的物理层 4.5 “srio_request_*”模块分析 4.6 “srio_response_*”模块分析 4.4 核的物理层 原本不打算理会这部分内容的，但看《PG007》对这部分介绍很多，而且上问好多信号也涉及到了这部分内容，所以看来有必要对这部分内容进行简单的了解，如下为翻译。 本节描述了串行RapidIO PHY内的功能，包括通过链路接口与内核的通信。 本节还描述了初始化RapidIO链接，管理控制符号，接收和发送数据包，发出和响应中断，管理确认标...
JESD204 IP核的时钟分配（ultrascale系列）
QUACK_G的博客
07-02 4874
JESD204的时钟问题：ultrascale系列FPGA的时钟分配，GTH的位置选择
RAPIDIO（SRIO）动态调节速率设计方案
weixin_42865579的博客
05-21 4635
1. 概述 本文用于讲解xilinxFPGA中的RAPIDIO的DRP的配置情况，用实例演示配置过程，实现动态调节RAPIDIO的线速率的方案。 名词解释： GTXE2_CHANEL ：FPGA的高速bank 信号模块； MMCM：模式时钟管理器； DRP：Dynamic Reconfiguration Port，动态重配置端口，允许动态修改设备的参数。 2.依据文件及参考资料 Xilinx开发文档： 《pg065-clk-wiz》 《ug476_7Series_Transceive...
FPGA学习-基于FPGA的高速串行通信GTX知识梳理
HackEle的博客
05-28 7964
对于XILINX，7系列FPGA，关于GTX核对配置见PG168,了解GTX内部结构及更多的知识见ug476。 以7系列XC7k325t-ffg900为例，见各ug476，351页。可看到该芯片共有4个高速bank，分别为115 116 117 118；每个bank又有4组收发模块和两组时钟模块。1，GTX时钟和复位 （1）时钟源： GTX...
srio ip核时钟
09-08
Srio（Serial RapidIO）是一种高性能串行互连协议，用于构建多处理器系统和网络。它提供了低延迟、高带宽和可靠的通信，...因此，Srio IP核时钟是指在Srio IP核中使用的时钟信号，用于同步数据传输和保证通信的可靠性。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

顺子学不会FPGA

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值