集成电路内部构成设计的学习总结和想法1

一点集成电路内部构成设计的学习总结和想法：

1.        内部构造设计

1.1 内部构造设计的基本流程

           内部构造设计是从要求时序到程序转化的重要过程。他的功能相当于软件设计中的流程图或者更多的内容。如果没有这步就很难固定下一步的逻辑设计，还有就是很难让别人看懂你写的程序。

           具体的流程如下：

           1．按照时序要求，取得所有决定输出的条件。

           2．根据时序要求，列出决定输出的特征方程。并且化简。

           3．拆分特征方程用门级电路和触发器来构成内部电路，也就是内部构成。

           4．根据内部构成写出Verilog HDL描述，也就是RTL编程。

1.1.1.取得所有决定输出的条件

           在这个程序中有几点要注意的内容：

           1．有的条件是很短的时间内出现的，但是在后面的判断中需要用到，这就需要建立一个内部信号进行条件延长。

           2．有的条件太长，而只需要一会。太长会导致后面的判断失误。这就需要建立一个内部信号进行条件缩短。

           3．有的时候输出信号本身也是条件，这个时候注意一般就可以使用RS,T,JK触发器之类。

1.1.2.列出特征方程并且化简

           列出方程我习惯采用的步骤是这样的

           1．根据时序图找出上升沿和下降沿的决定条件（当然这个条件不包括异步复位），这两个条件以外的条件就是保持条件。严重注意这两个条件不可在同时出现。如果想使用同时出现的情况，则第二步则考虑采用JK触发器的特征方程。

2．把它作为RS触发器的条件带入到RS触发器的特征方程。然后化简这个特征方程，此时有可能就会化简到JK触发器上来哦！这个时候也就决定了输出电路的最后一个触发器的形式了。

3．或者也可以采用卡诺图的方式来化简，或者QM化简法。这个看实际情况和个人的喜好了。

其实以上的步骤也就是通常设计中的一下步骤

1. 写真值表，在设计中可以写简单的真值表来确定上升沿，下降沿，保持这三种状态的条件既可。

2. 对于是带入哪个寄存器的表达式最好是根据具体情况来选择，虽然有的时候RS触发器用起来比较方便。但是电路面积比较大

 

1.1.3.写内部构成。

           1．拆出特征方程中一样的地方。

           2．看能不能构成异或或者同或之类的逻辑结构。

1.1.4.触发器的描述

           这部分的内容需要多看书。我的笔记里面有一些但是今天懒得整理了。大家自己上网找找吧。不是很麻烦的事情。