C_Black.-CSDN博客

原创乒乓球游戏电路设计

1.实验目的：使用verilog HDL硬件描述语言乒乓球游戏电路设计2.实验内容：3.实验原理：按照视书上的内容，书写和运行代码，完成仿真操作实验代码：（1）module pingp(clk, reset, push1, push0, led, decode1, decode2, decode3, decode4, clk_out); input clk, reset; input push1, push0; output [6:0] led, decode1, decode2

2021-06-30 23:38:05 3143 3

原创寄存器组和寄存器（存储器）阵列

1.实验目的：寄存器组和寄存器（存储器）阵列2.实验内容：3.实验原理：按照书上的内容，书写和运行代码，完成仿真操作实验代码：设计模块module Register_File#(parameter word_size=32,addr_size=5)(output [word_size-1:0] Data_Out_1,Date_Out_Out_2, input [word_size-1:0] Data_in, input [addr_size-1:0] Read_

2021-06-30 20:57:59 1028

原创采用Verilog描述mealy型有限状态机的规范

1.实验目的：采用Verilog描述mealy型有限状态机的规范2.实验原理：按照书上的内容，书写和运行代码，完成仿真操作3.实验代码（1）设计模块module mealy(Clock, Resetn, w,z); input Clock, Resetn, w; output reg z; reg y, Y; parameter A=1'b0,B=1'b1; always @(w, y) case (y) A: if(w) begin z=0; Y=B; e

2021-06-30 20:55:25 441

原创独热码状态机，SR锁存器延迟模型，移位除法器模型

1.实验目的：仿真：（1）独热码状态机，（2）SR锁存器延迟模型，（3）移位除法器2.实验内容：参照今日头条中教程的视频和代码，然后用modlsim软件进行仿真。3实验代码（1）.独热码状态机module ex8_1(clock,reset,x,y1,y2) ;input clock,reset;input x;output y1,y2;reg y1,y2;reg [3:0] cstate,nstate;parameter s0=4’b0001,s1=4’b0010,

2021-06-26 16:25:07 201

原创 Verilog HDL测试模块仿真和时序逻辑的测试模块

1.实验目的：实验一.Verilog HDL测试模块仿真实验二.时序逻辑的测试模块2.实验代码：代码（1）module decoder3x8(din, en, dout, ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en) begin dout=8'b1111_1111; ex=1'b1; endelse b

2021-06-04 18:46:57 394

原创 Modelsim工程仿真流程

1.实验目的：使用Quartur ii软件和modelsim并进行Modelsim工程仿真流程2.实验内容：参照今日头条中教程的代码，然后用quartus ii和modlsim并进行Modelsim工程仿真流程3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作module fulladd (sum, c_out,a,b,c_in) ;output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b) ;and (c1, a,

2021-05-28 17:27:40 132

原创主从D触发器的门级建模

1.实验目的：使用Quartur ii软件和modelsim进行主从D触发器的门级建模2.实验内容：参照今日头条中教程的代码，然后用quartus ii和modlsim并进行主从D触发器的门级建模3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作module MSDFF (Q , Qbar , D , C ) ;output Q, Qbar ;input D, C;notnot1(NotD, D) ,not2 (NotC , C) ,not3 ( NotY,Y) ;na

2021-05-28 17:20:46 283 2

原创 Modelsim基本仿真流程

1.实验目的：使用Quartur ii软件和modelsim并进行Modelsim基本仿真流程2.实验内容：参照今日头条中教程的代码，然后用quartus ii和modelsim并进行Modelsim基本仿真流程3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作module fulladd (sum, c_out,a,b,c_in) ;output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b) ;and (c1, a,

2021-05-21 18:56:43 200

原创 2-4译码器的门级建模

1.实验目的：使用Quartur ii软件和modelsim并进行译码器的门级建模2.实验内容：参照今日头条中教程的代码，然后用quartus ii和modlsim并进行译码器的门级建模3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作module fulladd(S,Cout,Cin,A,B);output S,Cout;input Cin,A,B;wire and1,and2,and3,and4;xor (S,Cin,A,B);and (and1,Cin,

2021-05-21 18:39:24 1372 1

原创 Modelsim的仿真

1.实验目的：Modelsim的仿真2.实验内容：参照哔哩哔哩中的教程代码，进行Modelsim3.实验原理：根据书上的代码和老师的教学步骤进行仿真4.实验工具：quartus ii 与modlsim软件5.实验代码module add4(S,COUT,CIN,X,Y);output COUT;output [3:0] S;input CIN;input [3:0]X,Y;reg [3:0] S;reg COUT;always @(X ,Y, CIN){COUT,

2021-05-07 23:48:50 246

原创 4位加法器的门级建模

1.实验目的：4位加法器的门级建模2.实验内容：参照哔哩哔哩中的教程代码，进行Modelsim3.实验原理：根据书上的代码和老师的教学步骤进行仿真4.实验工具：quartus ii 与modlsim软件5.实验代码：module fulladd(S,Cout,Cin,A,B);output S,Cout;input Cin,A,B;wire and1,and2,and3,and4;xor (S,Cin,A,B);and (and1,Cin,A);and (and2,A,B);

2021-05-07 23:07:02 270

原创 quartus ii 20与modelsim联合仿真的实验二

1.实验目的：下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容：参照哔哩哔哩中教程的代码，然后用quartus ii和modulus进行联合仿真3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。YP4实验工具：pc机和Quartur ii软件和modlsim软件。5.实验截图：6.实验视频：请下载哔哩哔哩动画打开此网址：https://www.bilibili.com/video/BV1Uy4y1x7FF?share_source=copy_w

2021-04-13 22:59:24 203

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