乒乓球游戏电路设计

最新推荐文章于 2023-07-28 17:43:16 发布
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分类专栏： 笔记
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版权

1.实验目的：
使用verilog HDL硬件描述语言乒乓球游戏电路设计

2.实验内容：
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

3.实验原理：按照视书上的内容，书写和运行代码，完成仿真操作
实验代码：
（1）

module pingp(clk, reset, push1, push0, led, decode1, decode2, decode3, decode4, clk_out);
	input clk, reset;
	input push1, push0;
	output [6:0] led, decode1, decode2, decode3, decode4;
	output clk_out;
	
	fenpin hz(clk, reset, clk_out);
	ctl ctll(.clk(clk),.reset(reset),.push1(push1),.push0(push0),.led(led),
	.decode1(decode1),.decode2(decode2),.decode3(decode3),.decode4(decode4));
	
endmodule

module ctl(clk, reset, push1, push0, led, decode1, decode2, decode3, decode4);
	input clk, reset;
	input push1, push0;
	output [6:0] led, decode1, decode2, decode3, decode4;
	reg [3:0] M,N;
	reg [6:0] led, decode1, decode2, decode3, decode4;
	reg [2:0] state;
	parameter s0=3'b000,
			s1=3'b001,
			s2=3'b010,
			s3=3'b011,
			s4=3'b100;
	always@(posedge clk)
	begin
		if(reset)
			begin
				led<=7'b0000000;
				M<=4'b0000;
				N<=4'b0000;
			end
		else
			begin
				case(state)
					s0:					//初始发球
					begin
						led<=7'b0000000;
				
						if(push0)
							begin
								state<=s1;
								led<=7'b1000000;
							end
						else if(push1)
							begin
								state<=s3;
								led<=7'b0000001;
							end
					end
					s1:								//甲发球或甲接球后，球的移动
					begin
						if(push1)
							begin
								state<=s0;
								M<=M+4'b0001;
							end
						else if(led==7'b0000001)
							begin
								state<=s2;
							end
						else
							begin
								state<=s1;
								led[6:0]<=led[6:0]>>1;
							end
					end
					s2:if(push1)			//乙接球
							begin
								state<=s3;
								led<=7'b0000010;
							end
						else
							begin
								state<=s0;
								M<=M+4'b0001;
							end
					s3:					//乙发球或接球后，球的移动
					begin
						if(push1)
							begin
								state<=s0;
								N<=N+4'b0001;
							end
						else if(led==7'b1000000)
							begin
								state<=s4;
							end
						else
							begin
								state<=s3;
								led[6:0]<=led[6:0]<<1;
							end
					end
					s4:											//甲接球
						if(push0)
							begin
								state<=s1;
								led=7'b0100000;
							end
						else
							begin
								state<=s0;
								N<=N+4'b0001;
							end
					default:state<=s0;
				endcase
				
				if(M==4'b1011 || N==4'b1011)
					begin
						M<=4'b0000;
						N<=4'b0000;
					end
				case(M)				//显示甲得分
					8'b0000: begin
								decode1<=7'b1000000;
								decode2<=7'b1000000;
							end
					8'b0001: begin
								decode2<=7'b1000000;
								decode1<=7'b1111001;
							end
					8'b0010: begin
								decode2<=7'b1000000;
								decode1<=7'b0100100;
							end
					8'b0011: begin
								decode2<=7'b1000000;
								decode1<=7'b0101111;
							end
					8'b0100: begin
								decode2<=7'b1000000;
								decode1<=7'b0011001;
							end							
					8'b0101: begin
								decode2<=7'b1000000;
								decode1<=7'b0010010;
							end
					8'b0110: begin
								decode2<=7'b1000000;
								decode1<=7'b1000010;
							end
					8'b0111: begin
								decode2<=7'b1000000;
								decode1<=7'b1111000;
							end		
					8'b1000: begin
								decode2<=7'b1000000;
								decode1<=7'b0000000;
							end
					8'b1001: begin
								decode2<=7'b1000000;
								decode1<=7'b0010000;
							end	
					8'b1010: begin
								decode2<=7'b1111001;
								decode1<=7'b1000000;
							end
					8'b1011: begin
								decode2<=7'b1111001;
								decode1<=7'b1111001;
							end
					default: begin
								decode2<=7'b1000000;
								decode1<=7'b1000000;
							end
					endcase
			end
					case(N)										//显示乙得分
						8'b0000: begin
							decode4<=7'b1000000;
							decode3<=7'b1000000;
							end
						8'b0001: begin
							decode4<=7'b1000000;
							decode3<=7'b1111001;
							end
						8'b0010: begin
							decode4<=7'b1000000;
							decode3<=7'b0100100;
							end
						8'b0011: begin
							decode4<=7'b1000000;
							decode3<=7'b0101111;
							end
						8'b0100: begin
							decode4<=7'b1000000;
							decode3<=7'b0011001;
							end
						8'b0101: begin
							decode4<=7'b1000000;
							decode3<=7'b0010010;
							end
						8'b0110: begin
							decode4<=7'b1000000;
							decode3<=7'b0000010;
							end
						8'b0111: begin
							decode4<=7'b1000000;
							decode3<=7'b1111000;
							end
						8'b1000: begin
							decode4<=7'b1000000;
							decode3<=7'b0000000;
							end
						8'b1001: begin
							decode4<=7'b1000000;
							decode3<=7'b0010000;
							end
						8'b1010: begin
							decode4<=7'b1111001;
							decode3<=7'b1000000;
							end
						8'b1011: begin
							decode4<=7'b1111001;
							decode3<=7'b1111001;
							end
						default: begin
							decode4<=7'b1000000;
							decode3<=7'b1000000;
							end
					endcase
	end
endmodule	

module fenpin(reset, clock, clk1hz);
	input reset, clock;
	output clk1hz;
	reg clk1hz;
	reg[24:0] count1;
		
	always @(posedge clock or posedge reset)
	begin
		if(reset)
			count1<=0;
		else if(count1==25'd25000000)
			begin
				clk1hz<=~clk1hz;
				count1<=0;
			end
		else
			count1<=count1+1;
	end
		
	//always @(clk)
	//clk_out=clk;
endmodule

module tbpingp;
	reg clk, reset;
	reg push1, push0;
	wire[6:0] led, decode1, decode2, decode3, decode4;
	wire clk_out;
	
	initial
	begin
		clk=0;
		reset=0;
		#10 reset=1;
		#20 reset=0;
	end
	
	always #5 clk=~clk;
	
	initial
	begin
		push1=0;push0=0;
		#40 push1=1;
		#10 push1=0;
		repeat (7) @(posedge clk);
		push0=1;
		#20 push0=0;
		repeat (3) @(posedge clk);
		push1=1;
		#10 push1=0;
		#30 ;
		@(posedge clk);
		#5 push1=1;
		#10 push1=0;
		#100 $stop;
	end
	
	pingp pingpang(clk, reset, push1, push0, led, decode1, decode2, decode3,
	decode4, clk_out);
	
endmodule

（2）

module pp(shift, seg7, seg8, clk50Mhz, rst, af, aj, bf, bj);
	output[4:0] shift;
	output[6:0] seg7;
	output[6:0] seg8;
	input clk50Mhz;
	input af;
	input aj;
	input bf;
	input bj;
	input rst;
	reg[4:0] shift;
	reg[6:0] seg7;
	reg[6:0] seg8;
	reg clk2hz;
	reg[3:0] a_score, b_score;
	reg[23:0] cnt;
	reg a, b;
	reg[4:0] shift_1;
	
	always@(posedge clk50Mhz)
	begin
		if(cnt==24'd12500000)
		begin
			clk2hz=~clk2hz;
			cnt<=0;
		end
		else
		cnt<=cnt+1;
	end
	
	always@(posedge clk50Mhz)
	begin
		if(rst)
			begin
			a_score<=0;
			b_score<=0;
			a<=0;
			b<=0;
			shift_1<=0;
			end
		else
			begin
				if(!a&&!b&&af)
					begin
						a<=1;
						shift_1<='b10000;
					end
				else if(!a&&!b&&bf)
					begin
						b<=1;
						shift_1<='b00001;
					end
				else if(a&&!b)
					begin
						if(shift_1>'b00100)
							begin
								if(bj)
									begin
										a_score<=a_score+1;
										a<=0;
										b<=0;
										shift_1<='b00000;
									end
								else
									begin
										shift_1[4:0]<=shift_1[4:0]>>1;
									end
							end
						else if(shift_1==1'b0)
							begin
								a_score<=a_score+1;
								a<=0;
								b<=0;
							end
						else
							begin
								if(bj)
									begin
										a<=0;
										b<=1;
									end
								else
									begin
										shift_1[4:0]<=shift_1[4:0]>>1;
									end
							end
					end
				else if(b&&!a)
					begin
						if(shift_1<'b00100&&shift_1!='b0)
							begin
								if(aj)
									begin
										b_score<=b_score+1;
										a<=0;
											b<=0;
											shift_1<='b00000;
									end
								else
									begin
										shift_1[4:0]<=shift_1[4:0]<< 1;
									end
							end
						else if(shift_1=='b0)
							begin
								b_score<=b_score+1;
								a<=0;
								b<=0;
							end
						else
							begin
								if(aj)
									begin
										a<=1;
										b<=0;
									end
								else
									begin
										shift_1[4:0]<=shift_1[4:0]<<1;
									end
							end
					end
			end
		shift<=shift_1;

		if(a_score=='b1011&&!rst)
			begin
				a_score<=a_score;
				b_score<=b_score;
			end
		if(b_score=='b1011&&!rst)
			begin
				a_score<=a_score;
				b_score<=b_score;
			end
	end
	
always@(posedge clk2hz)
begin
	case(a_score[3:0])
	'b0000: seg7[6:0]=7'b0000001;
	'b0001: seg7[6:0]=7'b1001111;
	'b0010: seg7[6:0]=7'b0010010;
	'b0011: seg7[6:0]=7'b0000110;
	'b0100: seg7[6:0]=7'b1001100;
	'b0101: seg7[6:0]=7'b0100100;
	'b0110: seg7[6:0]=7'b0100000;
	'b0111: seg7[6:0]=7'b0001111;
	'b1000: seg7[6:0]=7'b0000000;
	'b1001: seg7[6:0]=7'b0000100;
	default: seg7[6:0]='bx;
	endcase
	
	case(b_score[3:0])
	'b0000: seg8[6:0]=7'b0000001;
	'b0001: seg8[6:0]=7'b1001111;
	'b0010: seg8[6:0]=7'b0010010;
	'b0011: seg8[6:0]=7'b0000110;
	'b0100: seg8[6:0]=7'b1001100;
	'b0101: seg8[6:0]=7'b0100100;
	'b0110: seg8[6:0]=7'b0100000;
	'b0111: seg8[6:0]=7'b0001111;
	'b1000: seg8[6:0]=7'b0000000;
	'b1001: seg8[6:0]=7'b0000100;
	default: seg8[6:0]='bx;
	endcase
end

endmodule

module tbpp;
	reg clk;
	reg af;
	reg aj;
	reg bf;
	reg bj;
	reg reset;
	wire[4:0] shift;
	wire[6:0] seg7;
	wire[6:0] seg8;
	
	initial
		begin
			clk=0;
			reset=0;
			#10 reset=1;
			#20 reset=0;
		end
		
	always #5 clk=~clk;
	
	initial
		begin
		af=0;bf=0;
		#40 bf=1;
		#10 bf=0;
		repeat (4) @(posedge clk);
		#5 aj=1;
		#10 aj=0;
		repeat (3) @(posedge clk);
		bj=1;
		#10	bj=0;
		#30;
		@(posedge clk);
		#5 bf=1;
		#10 bf=0;
		#100 $stop;
	end
pp pp(shift,seg7,seg8,clk,reset,af,aj,bf,bj);

endmodule

4实验工具：
pc机和modlsim软件

5.实验截图：
（1）
在这里插入图片描述
（2）
在这里插入图片描述

6.实验视频：
请下载哔哩哔哩动画打开此网址：
【乒乓球游戏电路设计-哔哩哔哩】https://b23.tv/JlRp4R

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乒乓球游戏电路
twoyu的博客
07-01 2620
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设计步骤和调试过程 1 、模块设计和相应模块代码 （ 1 ） 发球选择模块 的设计 游戏开始时，必须先决定发球权在哪一方。同时，在游戏进行的过程中，必须能够正确交换甲乙双方发球权。相应的代码如下： module Permissions(clk,res,in1,in2,out1,out2,en_jia,en_yi); input clk,res,in1,in2; output out1,out2,en_jia,en_yi; reg out1,out2,en_jia,en_yi; wire w1,w2,a,b;
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实现在乒乓球游戏设计，使用PS2键盘的输入和VGA显示器的输出，在显示器上可以看到两个板子控制小球的反弹。软件平台：Quartus II 19.1。开发平台：DE1开发板。下载链接：（后续上传）
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乒乓球游戏机 系统组成 乒乓球比赛游戏机的组成如图1 所示。比赛规则约定:五局三胜; 1 分一局; 裁判发出比赛开始信号,触发FPGA 内部随机数发生器模块产生首次发球权方;比赛进行中,选手连续两次获得发球权后, 发球权交予 对方,如未获发球权方发球, 裁判端犯规音响电路鸣响;6 个LED 排列成行模拟乒乓球台（因为我的开发板上只有6个LED灯，比赛开始时候 中间两个灯亮 ，如果有条件的话有10来个灯最好了）; 点亮的LED 模拟乒乓球,受 FPGA 控制从左到右或从右到左移动; 比赛选手通过按钮输入模拟击
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Verilog乒乓球
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Verilog乒乓球是一种基于Verilog硬件描述语言的乒乓球游戏模拟器。它使用模拟电路和数字逻辑技术来模拟乒乓球比赛的过程，并可以通过编程控制游戏规则和得分情况。 Verilog乒乓球通常包括以下组件： 1. 乒乓球拍模拟器：使用Verilog模拟器来模拟乒乓球拍的物理特性和运动轨迹。 2. 乒乓球模拟器：使用Verilog描述乒乓球的运动轨迹和碰撞效果，以及如何反弹和弹跳。 3. 玩家控制器：使用Verilog描述玩家的击球动作和击球效果，以及如何控制球拍移动和旋转。 4. 游戏规则控制器：使用Verilog描述游戏规则，如得分规则、犯规规则、暂停规则等。 通过这些组件的组合，Verilog乒乓球可以模拟真实的乒乓球比赛过程，并可以通过编程控制游戏规则和得分情况。此外，Verilog乒乓球还可以通过可视化界面或网络接口与其他设备进行交互，如通过网络连接进行远程控制或通过网络广播比赛过程。 总之，Verilog乒乓球是一种有趣的硬件设计实践，可以帮助学生了解数字电路和硬件描述语言的基本概念，并锻炼他们的编程和设计能力。同时，它也可以作为一种有趣的电子玩具，供业余爱好者进行开发和探索。

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