Verilog学习日志

Verilog学习日志

时间：2019/04/14

1、Verilog基本结构
Verilog使用module来描述一个电路单元的功能，module代表一个逻辑实体。
通常的语法结构：
模块声明；
输入/输出端口声明；
内部信号说明；
逻辑功能描述；

1.1 模块声明
包括：模块名和输入、输出端口列表
格式：module example(in1,in2,out1,out2)

1.2 输入/输出端口说明
包括：输入端口、输出端口和双向端口
格式：input in1; //定义一个1位的输入端口
input [3:0] in2; //定义一个4位的输入端口
output out1;//定义一个1位的输出端口
inout out2;//定义一个1位的输入/输出端口

1.3 信号类型声明
包括：端口除了声明输入或输出类型外，还要声明信号类型，比如Reg(寄存器)
和wire(线型)
格式： reg[3:0] sub;//定义信号sub的数据类型为4位的reg型
wire a,b,c;
没有声明数据类型的话，默认为wire,输入和双向端口不能声明为reg型

1.4逻辑功能描述
包括：数据流描述；结构描述；行为描述；混合描述
1.4.1 数据流描述
关键字：assign
格式： assign [delay] variance= expression;
意思：表达式中的操作数无论何时发生变化，都会引起表达式值得变化，经过一定延时后赋给变量

1.4.2结构描述
包括：门级结构描述和模块结构描述
格式：门类型 标识符 （端口列表）
其中模块结构描述是利用已经定义得模块进行调用；
调用得名字必须是定义模块得名字
module mux(Y , x)
…
mux DX (Out, int)
并且模块结构描述得端口列表得顺序要与定义时一样，即输入是输入，输出是输出

重要，重要，重要：门级结构描述得端口列表为先输出再输入，且必须为wire型变量

or(Y,D01,D11);
and (D01，D0,sel1),(D11, D1,sel)

1.4.3 行为描述
关键字：always、@、begin、end
格式： always @(端口列表)
begin
…
end
always块语句中被赋值的信号变量一定要定义成reg型，如下：
module mux(out,a,b,sel)
intput a,b,sel;
output out;
reg out;
always @(sel or a or b)’
begin
if (sel)
out= a;
else
out=b;
end
endmodule

1.4混合描述
在verilog设计中，可以任意搭配①数据流描述assign [delay] variance=expression, eg：assign Y= x^z;②
结构描述（个人感觉最简单）：门级结构描述和模块结构描述,eg: xor (y, x,z);③行为描述： always @() begin … end.