Verilog学习

实验目的：
1.在线Verilog编程网站学习。
2.安装并注册 Robei 软件，按照“7天学好Robei”指导书，完成练习。
实验环境：HDLBites
参考资料：大佬的知乎

一、Verilog语言学习

1.门电路

（1）非门Notgate

module top_module( input in, output out );
assign out=~in;//注意，~是按位求反，！是逻辑求反
endmodule

成功后出现波形

（2）与门Andgate

module top_module( 
    input a, 
    input b, 
    output out );
assign out=a&b;//注意，&是按位与，&&是逻辑与
endmodule

(3)或非门Norgate

module top_module( 
    input a, 
    input b, 
    output out );
    assign out=~(a|b);//注意，|是按位或，||是逻辑或
endmodule

门电路还有，不一一写了。
（4）同或门XNorgate

2.组合电路

(1)两个门电路

module top_module (
    input in1,
    input in2,
    input in3,
    output out);
    wire XNor_1=in1~^in2;
    assign out=XNor_1^in3;
endmodule

(2)多个电路
out_and: a and b
out_or: a or b
out_xor: a xor b
out_nand: a nand b
out_nor: a nor b
out_xnor: a xnor b
out_anotb: a and-not b

module top_module( 
    input a, b,
    output out_and,
    output out_or,
    output out_xor,
    output out_nand,
    output out_nor,
    output out_xnor,
    output out_anotb
);
    assign out_and=a&b;
    assign out_or=a|b;
    assign out_xor=a^b;
    assign out_nand=~(a&b);
    assign out_nor=~(a|b);
    assign out_xnor=a~^b;
    assign out_anotb=a&(~b);
endmodule

（3）7420芯片

module top_module ( 
    input p1a, p1b, p1c, p1d,
    output p1y,
    input p2a, p2b, p2c, p2d,
    output p2y );
    assign p1y=~(p1a&p1b&p1c&p1d);
    assign p2y=~(p2a&p2b&p2c&p2d);
endmodule

组合电路还有很多，不一一写了。

3.时序电路

（1）D触发器

module top_module (
    input clk,    // Clocks are used in sequential circuits
    input d,
    output reg q );//

    // Use a clocked always block
    //   copy d to q at every positive edge of clk
    //   Clocked always blocks should use non-blocking assignments
    always@(posedge clk)begin
        q<=d;
    end
endmodule

（2）8个D触发器

module top_module (
    input clk,
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk) begin
    	q <= d;
    end
endmodule

（3）8个D触发器,reset为0全为0

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk)begin
        if(reset)
            q<=8'b0;
        else
            q<=d;
    end
endmodule

时序电路还有很多，不一一写了。

二、Robei的使用

1.安装若贝

若贝官网
在官网下载若贝。

打开 Robei 官方网站，注册新用户，用户名称中不能含有中文和空格。注册完成后可以购买注册码，也可以使用学生码。

2.界面

整体来看，若贝的UI设计非常的简洁好用。

3.简单逻辑门使用

先File——》new一个文件

生成的引脚点击即可更改一些属性，将p0名字改为a，p1名字改为b，p2名字改为y。
点击code写入Verilog代码

assign y=a&b;

然后保存（路径不能有中文、空格和关键字等）并编译。
Build——》 Compile
再新建一个andtest文件

将其保存到同一目录下。
加入之前的andgate_test

点击导线，连接导线。

写入代码。

initial begin
   p0=0;
   p1=0;
   #1
   p0=1;
   #1
   p1=1;
   #1
   p0=0;
   #1
   p1=0;
   #1
   $finish;
end

出错后根据提示信息修改p0和p1的属性，将其改为reg
依次点击即可。