学习FPGA之verilog笔记一之分频器

今天就把verilog的分频器彻底搞一搞。先从最基础的二分频器开始，一步一步来。

在这里插入代码片
//二分频器
//作者：常雷雨
module (clk,reset,q)
input clk;
input reset;
output q;
reg q;
always @ (posedge clk or posedge reset)
if (reset=)

经过在csdn上看了几篇关于分频器的博客，对分频器有了进一步的认识。
在学习过程中，尤其是verilog，切忌复制粘贴，一定要自己亲手去写，亲眼去读，是自己记到脑子里后动手去写，不是照着抄写。
分频器有偶数分频器，奇数分频器，还有半分频器。