锁相环 PLL

最新推荐文章于 2020-11-18 09:46:03 发布

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分类专栏：飞思卡尔

本文链接：https://blog.csdn.net/chenke1988/article/details/6124469

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锁相环（PLL）是通信接收机中用于提取时钟相位信息的关键技术，由相位比较器、压控振荡器和低通滤波器构成。在单片机如XS128中，PLL通过调节REFDV和SYNR设置，可实现时钟基频倍增，提升运算速度。例如，初始化PLL时，设置SYNR=4，REFDV=1，可以得到40MHz的系统总线时钟，而PLLCLK为80MHz。

摘要由CSDN通过智能技术生成

锁相环(phase-locked loop):是指一种电路或者模块,它用于在通信的接收机中,其作用是对接收
到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成。

PLL 锁相环的作用是将系统提供的实时时钟基频进行倍频，来提升单片机的运算速度，那么XS128 芯片的PLL锁相环怎么设置了？可以通过REFDV和SYNR来设置，锁相环的时钟PLLCLK=2*OSCLK*（SYNR+1）/(REFDV+1)，总线时钟=OSCLK*（SYNR+1）/(REFDV+1)，即为锁相环的时钟的一半。

以下是一段锁相环的初始化程序

//初始化锁相环，系统总线时钟为40Mhz，外部晶振时钟为16Mhz

void int_PLL(void)

{

SYNR=4;//SYNR,REFDV只有在CLK