ZYNQ block design警告：[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. I...

前言

在Block design中引出AXI接口给外部，检查设计告警如下：

[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clock port to include this interface port.

在块设计中，时钟、复位、bus是分开的，需要把时钟复位引出。

同时在时钟管脚上关联上引出的AXI名称，否则vivado会告个警，但不解决应该也没啥问题，只要相应的信号引出了的话。

参考文档：

https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_3/ug994-vivado-ip-subsystems.pdf#page=104

https://forums.xilinx.com/t5/Design-Entry/About-warning-ASSOCIATED-BUSIF-bus-parameter-is-missing/m-p/809830#M14965

https://forums.xilinx.com/t5/Design-Entry/making-AXI-interface-a-external-port/m-p/465418#M5638

 

操作流程

双击下图中的引出时钟，出现左侧界面，修改关联bus为axi_lite4(引出的总线名字)。

 

 再检查设计的合理性，可以看到不再报警告。

 

 

以上。