VIVADO报错：连线问题

最新推荐文章于 2023-10-30 11:05:47 发布
VIP文章 最新推荐文章于 2023-10-30 11:05:47 发布
阅读量3.8k 收藏 2
点赞数 1
文章标签： fpga
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_50988214/article/details/117465869
版权

VIVADO连线验证问题：

问题：1、 TDATA_NUM_BYTES does not match

2、FREQ_HZ和CLK_DOMAIN does not match

1、[BD 41-237] Bus Interface property TDATA_NUM_BYTES does not match between /hls_CvtColor_0/INPUT_STREAM(4) and /v_vid_in_axi4s_0/video_out(8)

查阅为连线不匹配，

从64位连接到32位，更改相关ip核的

最低0.47元/天 解锁文章
不缺席的阳光
关注
  • 1
    点赞
  • 踩
  • 2
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
【vivado使用】第4篇：BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match
黑猫奥利奥的博客
08-03 6613
进行BD文件validata design时候，报错： [BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000) 如图所示，自己定义了一个扩展接口DMA_AXIS_MM2S，该扩展接口默认的频率是100M，但是从PS端的FCLK_CLK0出来的时钟是200M的，所以两个频率不匹配导致的。 解决： 右键扩展接
vivado-git:git友好的Vivado包装器
05-05
维瓦多·吉特 试图使Vivado更具git友好性。 要求 在Vivado 2020.2上测试 视窗 将C:\Program Files\Git\bin （或任何具有git.exe ）添加到PATH Linux 吉特 安装 将Vivado_init.tcl （如果已有的话，添加相关行）以及scripts目录添加到： Windows上的%APPDATA%\Roaming\Xilinx\Vivado ~/.Xilinx/Vivado在Linux上 这个怎么运作 Vivado很难获得源代码控制，因此这些脚本提供了： 修改后的write_project_tcl_git.tcl脚本以生成没有绝对路径的项目脚本。 一个git包装器，它将重新创建项目脚本并在提交之前添加它。 一个Tcl脚本（ wproj ），仅用于创建Tcl项目生成器脚本，而无需使用git。 可以从Vivado上的Tcl控制
关于 出现MASTER_TYPE不匹配。vivado2017.4也没有自动添加的解决
footprintk的博客
05-07 918
遇见了Critical warning:[BD 41-237] Bus Interface property MASTER_TYPE does not match between /ramtop_0/bram_ctrl(OTHER) and /axi_bram_ctrl_0/BRAM_PORTA(BRAM_CTRL).这个问题。按加号然后手动输入MASTER_TYPE,然后在后面的value里面添上BRAM_CTRL。这样自动添加的，但是2017.4里面没有这样，只能自己添加。
VIVADO报错：bus interface property does not match
weixin_50988214的博客
07-05 3268
在vivado的blockdesign中连接完路线后，进行valid验证后报错： 错误显示：总线接口属性TDATA_NUM_BYTES在两个端口之间，不匹配。 观察了这两个模块，发现确实存在这个问题。 video in to axi4-stream的video out是64位，而图像处理核接收端的TDATA是32位，不匹配 解决办法： 把INPUT_STREAM_TDATA的数据位宽改为64位，验证就通过了~ 这里涉及一个问题。由于我的INPUT和OUTPUT_STREAM的位.
解决vivado安装过程中报错visual_c++
09-07
解决在vivado安装过程中，由于visual_c++的问题，而引起的安装失败的问题。
ERROR: [BD 41-237] VIVADO使用BD时报错
月隐博客
05-24 6362
1 概述 本文用于记录vivado 使用BD时编译出现ERROR: [BD 41-237]的情况与解决方法。 BD 是Block Design的简称。 2 出现的问题 当使用vivado 进行BD编译时出现 [BD 41-237] Bus Interface property FREQ_HZ does not match between /M_AXIS_0(100000000) and /axis_dwidth_converter_0/M_AXIS(166666667) 如下图所示： 3 问题出现的原
（**）Vivado常见错误及其修改
qq_40178878的博客
08-03 1万+
程序错误提示（Log） （1）非法的递归实例化 》》》 实例化顶层模块和testbench的时候注意（后者正确）
BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match
yundanfengqing_nuc的专栏
11-11 1271
进行BD文件validata design时候，报错： [BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000) 如图所示，自己定义了一个扩展接口DMA_AXIS_MM2S，该扩展接口默认的频率是100M，但是从PS端的FCLK_CLK0出来的时钟是200M的，所以两个频率不匹配导致的。 解决： 右键扩展接
Bus Interface property FREQ_HZ does not match 问题解决方法
qq_38239093的博客
01-01 5729
解决自己写的核IP默认频率为100Mhz问题的方法。[BD 41-237] Bus Interface property FREQ_HZ does not match between /axis_fifo_mux_0/s00_axi_stream(100000000) and /axis_data_fifo_0/M_AXIS(200000000)
block design 报时钟域错误[BD 41-237]
m0_62969668的博客
10-30 544
BD 41-237]BUS interface property CLK_DOMIN does not match between axi_clk and processing_system7_0_FCLK_CLK0\n\n已经检查过axi端口的时钟也是100m，尝试将连线删除，自动连线，未解决。后面发现自动连线时时钟大小要选成100m，自动连线时默认200m,改完后解决。
BITS-Vivado：我学习Vivado和HLS的经验
02-15
BITS-Vivado：我学习Vivado和HLS的经验
常见问题_vivado常见问题_
10-03
vivado使用过程中常见问题总结，NFS挂载问题，SDK裸机编程常见问题，sdk能不能设置保存不自动编译。。。
QPSK-VivadoHLS:使用 Vivado HLS 实现的 QPSK 系统
06-06
QPSK-Vivado-HLS
Vivado HLS：高效硬件加速设计的得力助手.rar
最新发布
04-20
Vivado HLS作为一款高效的硬件加速设计工具，为开发者提供了从高级语言到硬件描述的便捷途径。通过Vivado HLS，开发者可以更加高效地进行硬件设计，实现高性能计算。未来，随着技术的不断进步和应用场景的不断拓展，...
打开vivado的.xpr工程文件报错Cannot locate target loade
09-13
在打开vivado工程时总是报错Cannot locate target loader（重新安装vivado没有用）。一个方法是先打开vivado，再在vivado中打开工程。
VivadoHLS:学习使用Vivado HLS 2018.3开发数字系统所需的高级综合设计方法
03-11
VivadoHLS 学习使用Vivado HLS 2018.3开发数字系统所需的高级综合设计方法。 所有项目基于pynq-z2
FOC：【3】精品必看！利用Python实现System Verilog多字节UART串口有限状态机自动生成脚本
Alex的技术博客
07-11 2722
爆肝三天，绝对精品！自行设计的Python脚本，通过修改Excel中的待接收指令或者待发送信息，自动生成对应的多字节UART串口收发状态机System Verilog代码。
Vivado2021.2综合失败但无错误信息
hy_520520的博客
07-16 8546
打开工程所在的路径，F\CODE\VIVADO\LABS\lab1\lab1.runs\synth_1查看文件。经过分析这种情况可能原因是工程路径上拥有中文路径。但是查看路径没有中文路径。在新安装的vivado环境下学习zyqn时新建BD工程出现综合失败。Vivado2021.2进行综合时，综合失败，不显示错误信息。打开vivado.end.rst文件查看错误。进入vivado界面打开工程。发现说在log文件中找不到系统IP库资源。在messages下无错误信息。打开runme文件查看。...
Python基础：bytes 与 bytearray 数据类型使用教程
热门推荐
Python技术探索
12-11 1万+
bytes 与 bytearray 也是python非常重要的内置类型。举例，json数据其实也是bytes类型，pickle 序列化就是将对象转为bytes类型。网络通信传输数据之前，都要将数据转换为bytes类型，特别是中文在网络传输时，由于不明其里，常常遇到编码解码问题。本文将介绍bytes类型的创建与操作，与其它类型的转换，字符串编码解码的使用方式，bytearray的创建与操作。还分析了URL请求参数中文乱码问题的原因与解决方案. 最后介绍了 memoryview内存视图的使用
vivado报错：cannot set LOC property of instance
06-09
这个报错通常是因为你在设置实例的位置约束（LOC）时出现了问题。可能是由于以下原因： 1. 约束文件中有语法错误：检查约束文件中的语法错误，确保所有约束都符合正确的格式。 2. 实例名称错误：检查实例名称是否正确，确保实例名称与约束文件中的名称匹配。 3. 实例不在约束文件中：确保实例已经在约束文件中定义，如果没有，请将实例添加到约束文件中。 4. 实例类型不匹配：检查实例类型是否正确，确保实例类型与约束文件中的类型匹配。 5. 实例被多次约束：确保实例没有被多次约束，如果实例被多次约束，Vivado 将无法确定哪个约束应该使用。 解决方法： 1. 检查约束文件中的语法错误，并确保约束文件中的所有约束都符合正确的格式。 2. 检查实例名称和类型是否正确，并确保实例已经在约束文件中定义。 3. 检查实例是否被多次约束，如果实例被多次约束，请删除多余的约束。 4. 确保使用了正确的 Vivado 版本。某些版本的 Vivado 可能会出现此类问题。 5. 如果以上方法都不起作用，请尝试重新生成设计文件和约束文件，然后重新实现设计。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值