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Xilinx Zynq学习
chw1315
这个作者很懒,什么都没留下…
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2019.06.13 Zynq学习【PS与PL互联1】
1.Vivado下进行Implementation后可以在Simulation栏里查看实现后的时序仿真(第一个是功能仿真,无实际延迟。最后一个是实现后时序仿真,带有实际的布局布线之类的延迟。主要看这两个仿真结果。)2.如果要通过ARM控制板载外设,就需要在FPGA端设置AXI4-peripheral的IP核。并编辑此IP核使其驱动外设。外设会有原理图,输入输出管脚,参考它们的时序,方便后续再S...原创 2019-07-05 22:07:54 · 321 阅读 · 0 评论 -
2019.06.17 Zynq学习【FIFO】
1.FIFO基本组成:1,需要一个buff双口存储器做存储载体,当地址有n位,就有2^N个存储单元,标号从0到(2^N-1)。三位地址存储地址就是从0到7。2,需要wr_ptr指针,与地址位数相同,指向下个可以写的地址。3,需要rd_ptr指针,与地址位数相同,指向下个可以读的地址。4,需要fifo_cntr计数器,比地址位数多一位,指示当前可读的数据个数。5,full和emp...原创 2019-07-05 22:06:57 · 798 阅读 · 0 评论 -
2019.06.16 Zynq学习【PS与PL互联2】
1.如果要判断一个8位数据第一位是不是1,可以用如下方式:if(data&0x80)。除1以外任何数与0相与都是0,因此能检测出data最高位是不是1。若要检测次高位,则if(data&0x40)。因为0x40=0b01000000。2.内存地址的理解:在SDK中,通常都是对内存地址进行操作,而不是直接对内存中的数据进行操作。如果把内存空间比喻成房子,那内存地址就是门牌号,...原创 2019-07-05 22:06:42 · 669 阅读 · 0 评论 -
2019.07.05 Zynq学习【三种GPIO】
前言:ZYNQ 7000有三种GPIO:MIO,EMIO,AXI_GPIOMIO是固定管脚的,属于PS,使用时不消耗PL资源;EMIO通过PL扩展,使用时需要分配管脚,使用时消耗PL管脚资源;AXI_GPIO是封装好的IP核,PS通过M_AXI_GPIO接口控制PL部分实现IO,使用时消耗管脚资源和逻辑资源。1.MIO方式:Zynq7000 系列芯片有 54 个 MIO(multi...原创 2019-07-05 22:06:34 · 316 阅读 · 0 评论