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verilog 基础
verilog 基础
cjhuster1
这个作者很懒,什么都没留下…
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写testbench的基本套路
要有verification strategy包括硬件的基本描述,典型功能,整体的验证目标,输入信号的来源和特性,一些其他的特殊考虑(如工具);testbench 的基本组成timescale; Top module + internal signals; UUT; stimulus generation; response monitoring and comparing; $finish;进阶要求读入,写出数据;dump 波形;...原创 2021-04-23 16:42:27 · 95 阅读 · 0 评论 -
时序分析中的亚稳态、setup and hold time、skew and jitter
1. 亚稳态简单来说,就是一种不确定的状态,无法预测输出,尽管经过一段时间的不确定之后会有一个确定的输出状态(0或者1),但是是随机的,与输入没有什么关系。同步电路不满足setup 和 hold time 就会产生亚稳态。2. setup 和 hold time都是对register 来说的,setup time 是为了保证数据被正确采样所需要的最小时间;hold time 是为了保证...原创 2019-12-29 22:55:51 · 2154 阅读 · 0 评论