门控时钟的写法

原则：不动clk, 因为会导致时钟信号的抖动，导致触发器的时序违例。
写法:
module clock_gating_FF (output Q, input D, clk, rst, gate_signal);
always@(posedge clk)begin
if(rst) Q <= 0; else if (gate_signal) Q <= D; // 缺省条件下，值会被保存；
end
endmodule

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