verilog 简单实验

最新推荐文章于 2021-06-22 11:20:57 发布
最新推荐文章于 2021-06-22 11:20:57 发布
阅读量897 收藏
点赞数
分类专栏： 作业 verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/cloudmaplex/article/details/8184426
版权
在Verilog仿真中遇到无法查看信号波形的问题，通过去掉特定设置，成功显示所有变量。学习了`timescale`的含义及使用，理解了initial与always的区别，门原语与过程语句的规则，以及阻塞与非阻塞赋值的差异。文中还提到了Verilog设计的几种方式和异步复位的d触发器。
摘要由CSDN通过智能技术生成

每次选择stimulate就找不到信号，压根没法看波形啊

我查了一个晚上终于找到了解决方案




把这个钩钩去了，变量全部出现了！！

坑爹啊！！！


感谢原文章作者：

http://saint.spaces.eepw.com.cn/articles/article/item/88033



在verilog中，开头经常出现一行代码


<
最低0.47元/天 解锁文章
LawlietXXL_keepgoing
关注
  • 0
    点赞
  • 踩
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Verilog实验
JCL的博客
06-06 998
1 多路选择器 1.1 MUX21 代码： //MUX21 module MUX ( IN0,IN1,SEL,OUT ); parameter WL = 16; // 输入输出数据信号位宽 input [WL-1:0] IN0, IN1;// 选择器的两个输入数据信号 input SEL; // 通道选通的控制信号 output[WL-1:0] OUT; // 选择器的输出数据信号 reg [WL-1:0] OUT; always @(IN0 or IN1
Verilog书中实验
qq_54973177的博客
05-28 211
1.实验目的： model sim并进行仿真。 2.实验内容： 参照书中的代码，然后用modelsim 3.实验原理：按照书中和视频上的内容，书写和运行代码，完成联合仿真操作。 在这里插入图片描述 4实验工具： pc机和modlsim软件。 5.实验截图： graph TD; A-->B; B-->C;![在这里插入图片描述](https://img-blog.csdnimg.cn/2021052816221355.png?x-oss-process=image/watermark,type_Z
Verilog实验准备·了解装备FPGA
Cream_Cicilian的博客
12-03 402
嘿嘿嘿嘿嘿嘿，这学期呀，终于感觉到了学校有了一点小钱钱。 进入大学三年了，今天，今天，今天，终于摸到了崭新崭新的实验设备，哇咔咔，笑容逐渐变态。 每个人，每个人，每个人都捧着它摸着它，天哪，它真的是新的。不是传家宝，不是像数电，嵌入式的传了十多年的祖宗，哭唧唧。 崭新的，2000rmb一套的设备 接下来，了解一下这套装备 本次实验要求（貌似，一切按下节课要求行动）： 计数器代码，几句...
Verilog流水灯实验报告
05-09
流水灯实验的目的是学会编写一个简单的流水灯程序，并掌握分频的方法。实验要求使用Quartus编写流水灯程序，在Modelsim软件中进行仿真。 实验仪器和设备包括硬件：计算机，软件：Quartus、Modelsim、UE。 实验内容...
实验12_数字逻辑_verilog_实验作业_
10-03
本实验“实验12_数字逻辑_verilog_实验作业_”主要关注使用Verilog实现基础的数字逻辑功能，特别是设计一个Clock时钟。 数字逻辑是电子工程的基础，它涉及二进制数系统、基本逻辑门（如与门、或门、非门、异或门等...
数字逻辑实验verilog代码
12-11
实验可能要求学生实现不同类型的解码器，比如从简单的1-to-2到更复杂的n-to-2^n解码器，并通过仿真工具（如ModelSim或Vivado）验证其正确性。 在数字逻辑实验中，学习者通常会经历以下步骤： 1. **设计逻辑电路**：...
verilog实验二1
08-08
通过实验，我们学习了使用Verilog语言设计和测试简单的组合电路，包括选择器电路和译码器电路，并掌握了使用Vivado工具对电路进行仿真测试的方法。我们也学习了编写Testbench代码，使用Verilog语言描述测试平台，并...
verilog实验
06-10
verilog实验三
用verilog语言编写的4位秒表实现.rar
10-13
（1）4位秒表设计实现要求及设计思路.doc //给出了设计的指标和设计思路，给需要修改程序的朋友提供了一定的参考价值； （2）miaobiao 文件夹//包含了所有程序和版图；相信能给学习verilog的朋友提供真正的帮助。
Fibonacci_VERILOGfibonacci_实现斐波拉切数列_
10-02
用Verilog代码实现斐波拉切数列的生成
斐波那契数列及其性质
04-28
介绍了斐波那契数列及其有关性质
数字逻辑基础与Verilog设计——个人实验过程记录3
mym147598的博客
06-22 453
个人实验过程记录： 实验一： 教材 ： 数字逻辑基础与Verilog设计 1位BCD加法器的代码： module bcdaddd(Cin,X,Y,S,Cout); input Cin; input [3:0] X,Y; output reg [3:0]S; output reg Cout; reg [4:0]Z; always @(X,Y,Cin) begin Z=X+Y+Cin; if(Z<10) {Cout,S}=Z; else {COUT,S}=Z+6; end endmodule 实验三
Verilog 实现斐波那契数列
McEv0y的博客
09-05 5230
题目要求 使用 Verilog 写一个产生斐波那契数列的电路，要求每个时钟上升沿输出一个数。 代码实现 `timescale 1ns / 1ps module fib_generator( input clk, input rst_n, output reg [7 : 0] fib ); reg [7 : 0] num1, num2; wire [7 : 0] fib_in; reg cnt; always@ (posedge clk or negedg
Verilog 实现斐波那契数列
akqkq的博客
07-25 2777
Verilog 实现斐波那契数列主要学习了for语句的使用(避免相似重复的语句,但实际硬件上还是一样的) 以及memory的用法：`timescale 1ns / 1ps module fibonacci(clk,rst_n,seq_out);input clk; input rst_n; output [12:0] seq_out;reg[12:0] memory [19:0]; reg [4
用verilog实现斐波那契数列发生器
summer_awn的博客
07-08 4183
斐波那契数列（0,1,1,2,3,5,8,13…） 思路很简单，只用两个寄存器，根据斐波那契数列的特点，每次时钟到来时，把reg2赋值给reg1，把reg1和reg2相加赋值给reg2。因为是非阻塞赋值，不用额外的寄存器储存中间变量。 verilog代码： module Fibonacci_generator(input rst_n, clk, output reg[15:0] dout); reg[15:0] reg1; reg cnt; always@(posedge clk, negedg
verilog poc实验
最新发布
06-23
Verilog POC实验是一种模拟器实验，用于验证Verilog硬件描述语言的设计。这种实验通常由硬件工程师和FPGA设计师执行，用于测试其系统的可靠性和有效性。 在Verilog POC实验中，测试流程可以分为两个主要步骤：设计...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值