Multisim14.0仿真（四十二）基于74LS183的8位表决器设计

最新推荐文章于 2024-10-11 21:27:52 发布
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分类专栏： Multisim仿真应用设计 文章标签： 嵌入式硬件
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该博客介绍了如何利用Multisim14.0进行74LS183的8位表决器设计。74LS183是一种4位高速全加器，博客详细阐述了其功能、引脚定义、功能表及逻辑图，并展示了仿真原理图和运行效果。

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一、74LS183简介：

        74LS183是一种4位高速全加器，用于数字电路中的加法运算。74LS183输入端包括两个4位二进制数和一个进位信号，输出端包括1个4位二进制数和一个进位信号。

        74LS138具有快速响应、低功耗灯特点，能实现高校的数字匀速。

二、74LS183引脚定义：

三、74LS183功能表：

四、74LS183逻辑图：

五、仿真原理图：

六、运行效果：

Multisim14.0仿真应用设计（三十九）74LS183 高速全加器应用仿真
zhusl6688的博客
02-23 2970
74LS183是一种高速全加器，可以同时执行四位二进制数的加法运算。它的输入端包括两个4位二进制数和一个进位信号，输出端则为一个4位二进制数和一个进位信号。
Multisim14.0仿真（十八）74LS138译码器
corlin6688的博客
09-20 7147
当选通端G1为高电平，选通端G2A、G2B为低电平时，地址端A、B、C的。在Y0~Y7对应的输出端以低电平译出。二、74LS138译码器真值表。
八人抢答器电路设计multisim
07-21
压缩包中有八人抢答器的multisim14仿真文件，锁存器+抢答报警+超时报警+30秒倒计时，还有一份写的很详细的设计原理和实验报告。
八人表决电路
06-18
八人表决电路pcb板设计，使用protel 99 se 打开。
74LS183 加法器 【数字电路】
Jason Leaster | Rebuilding the tower of babel
06-01 1万+
74LS183 搭的一个还有点意思的加法电路，串行进位的 2+6 == 8 大家都懂的哈哈
双全加器74LS183实验电路multisim源文件
12-19
双全加器74LS183实验电路multisim源文件，multisim10及以上版本可以正常打开仿真，是教材上的电路，可以直接仿真，方便大家学习。
数电实验仿真-基于74LS00和74LS20的三人表决器
harleyzf的博客
03-22 1万+
A、B连接74LS00芯片的1A和1B由1Y输出(AB)’，同理A、C连接到2A和2B，2Y输出(AC)’，B、C连接到3A和3B，3Y输出(BC)’。74LS00的1Y、2Y、3Y连接到74LS20的1A、1B、1C，NC不接入，因为只有三个输入，所以1D接高电平，这样与上“1”不会影响最终结果，最后74LS20的1Y输出到一个灯泡，用来判断输出为“1”还是为“0”.其中，1A,1B, 1C,1D 输入1Y输出；74ls00为四组2输入端与非门其中：1A－4A，1B－4B 输入端，1Y－4Y 输出端。
74ls138译码器真值表
07-15
本文主要为74ls138译码器真值表，下面一起来学习一下
【数电】常用组合逻辑电路模块总结
JeronZhou的博客
01-09 3万+
文章目录一. 编码器I. 8线-3线编码器II. 8线-3线优先编码器 74HC148III. 二-十进制优先编码器 74HC147二. 译码器I. 3线-8线译码器 74HC138II. 二-十进制译码器 74HC42III. BCD-七段显示译码器 7448三. 数据选择器I. 二选一数据选择器II. 双4选1数据选择器 74HC153四. 加法器I. 半加器II. 全加器III. 双全加器 74LS183IV. 4位超前进位加法器 74HC283五. 数值比较器I. 1位数值比较器II. 4位数值比较
四位全加器74ls83引脚图及功能表
07-14
本文主要讲了四位全加器74ls83引脚图及功能表，下面一起来学习一下
74LS86中文资料.pdf
04-06
74LS86中文资料，包括电气特性，管脚说明等。
组成原理实验八位二进制加法器
09-18
2． QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计 组成原理实验八位二进制加法器
组合逻辑电路功能测试
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01-07 1960
1.全加器：输入对应的表格中对应的输入值Ai，Bi，Ci-1时，输出端Si和Ci会输出对应的输出，从而达到了对两个“1位”二进制的加法运算，从而实现全加器的功能。5.数据选择器：当输入端A2,A1,A0输入对应的二进制数进行选择输出的数据，输出端会输出对应的数据，从而达到数据选择器的功能。3.译码器：当输入端输入对应的二进制数时，输出端会输出对应的编码数值，即对应的灯泡会不亮，从而达到译码器的功能。根据给定的逻辑芯片，设计出实现其逻辑功能的电路。2.常见组合逻辑电路逻辑功能仿真与测试。
数字电子技术之组合逻辑电路
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05-26 9430
分析与设计 常用中规模组合逻辑器件 加法器 数值比较器 编码器 译码器 数据选择器 数据分配器 竞争与冒险 分析与设计组合逻辑电路的分析方法 [例1] 逐层推导得到函数表达式: 最终得到F表达式: 根据与或表达式得到真值表: 根据真值表,总结逻辑功能。将能够使输出成立的所有输入组合的共同特点,用语言总结起来。 换句话说就是在输入为多少时,输出成立 根据这张真值表,可以得到如下结论: 所有能够使输出为1的输入组合中,1的个数都是偶数。即三变量的检偶电路 这里多插一嘴,以后出现的检奇电.
SCAU华南农业大学-数电实验-用74LS138实现2421码转BCD码
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04-06 3895
分析：通过观察得知，每个2421码和8421码的最后一位是相同的，所以最后一位就直接接输出，前面三位接到74LS138来实现对应输出就行了。
74系列芯片引脚图资料大全
欲穷千里目，更上一层楼
04-07 4万+
反相器 驱动器   　　　　LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245与门 与非门  　　　　　LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38或门 或非门 与或非门   LS02 LS32 LS51 LS64 LS65异或门 比较器   　　　　LS86译码器   　　　　　　　LS138 LS139寄存器   ...
对74LS138的补充
2301_79872742的博客
10-11 1878
A0~A2对应Y0——Y7；A0，A1，A2以二进制形式输入，然后转换成十进制，对应相应Y的序号输出低电平，其他均为高电平。A,B,C输入：110 ，则对应4+2+0=6，即Y6为低电平（输出0）；A,B,C输入：101 ，则对应4+0+1=5，即Y5为低电平（输出0）；例如A,B,C输入：111 ，则对应4+2+1=7，即Y7为低电平（输出0）；选通端STA（E1）为高电平，另两个选通端（地址端（A0、A1、A2）一.74LS138原理图。：输出端（低电平有效）
74HC138译码器的原理和使用
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diksan的博客
01-27 5万+
A0，A1，A2为3位二进制加权地址输入端口，A2A1A0顺序组成的3位2进制数对应的十进制数x控制使能端口Yx'；例如当A2A1A0 = 101 时，其他门输出端全为高电平，只有Y5'为低电平。 Y0-Y7为8个输出端口，其输出电平由A0，A2，A3，E1，E2，E3决定。
通过74ls138构成的四人表决器
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04-18
<think>好的，用户想用74LS138设计四人表决器的电路方案。首先，我需要回忆一下74LS138的功能。74LS138是一个3线-8线译码器，有三个地址输入端（A0, A1, A2），三个使能端（G1, G2A, G2B），以及八个输出端（Y0-Y7）。当使能端有效时，根据输入的三位二进制码，对应的输出端会置低电平，其余为高电平。 四人表决器的逻辑是，当四个人的投票中有三个或四个同意时，表决通过。也就是说，输出为1的条件是投票同意的人数≥3。因此，需要将四个输入变量（假设为A、B、C、D）的组合中，满足三个或四个为1的情况，对应的最小项相加。 但74LS138只有三个地址输入端，而这里需要处理四个变量。这时候可能需要结合其他逻辑门，或者扩展使用两片74LS138。不过，用户可能希望只用一片芯片，所以可能需要利用使能端作为第四个输入。例如，将第四个输入D连接到使能端中的一个，这样当D为有效时，使用其中一部分输出，D无效时使用另一部分。但需要仔细分析。 另一种方法是，将四个输入变量中的三个连接到地址输入端，第四个变量作为使能控制。例如，当D=1时，使能译码器，此时输入ABC的组合对应Y0-Y7，每个输出代表D=1时的情况。而D=0时，译码器不工作，可能需要另一个译码器来处理D=0的情况，但这样可能需要两片芯片。但用户可能希望只用一片，所以可能需要不同的连接方式。 或者，可以将四个输入变量转换为三个变量，通过逻辑组合。例如，四人表决的结果可以分解为三个变量加上第四个变量的组合，但这样可能比较复杂。或者，利用74LS138的输出和外部逻辑门（如与非门）来组合四个变量的情况。 具体来说，四人表决器需要所有四个输入中至少三个为1。四个变量共有16种组合，其中符合条件的有四种情况：三个1和一个0，以及四个全1。共有4（C(4,3)）+1=5种情况。需要将这些最小项相加。 例如，当输入为A,B,C,D时，最小项为：ABC'D', AB'CD', A'BCD', 以及类似的组合，这可能需要重新整理。不过，使用译码器的话，每个输出对应一个最小项，所以可以将对应的输出通过或门组合起来。但74LS138只有三个地址输入，所以需要处理第四个变量D。 可能的解决方案是将D连接到使能端。例如，当D=1时，使能译码器，此时ABC的输入组合对应Y0-Y7，每个输出代表D=1时的情况下的ABC组合。同时，当D=0时，可能还需要考虑ABC中有三个1的情况，此时D=0的话总共有三个1，符合条件，所以需要将D=0时的ABC=111的情况也包含进去。 因此，总共有两种情况：D=1且ABC中有至少两个1（因为加上D的1，总共有三个），或者D=0且ABC全为1。这样，总共有： 当D=1时，ABC中有≥2个1的情况对应的译码器输出（例如，ABC=011,101,110,111，即Y3,Y5,Y6,Y7）加上当D=0时ABC=111的情况（Y7，但此时D=0，可能需要另一个条件）。 但这样可能需要将D连接到使能端，比如G1= D，而G2A和G2B接地。这样，当D=1时，G1=1，G2=0，译码器工作，此时ABC的输入对应的Y0-Y7有效。当D=0时，译码器不工作，所有输出为高电平，但此时如果ABC=111，则需要额外处理。这时候，可能需要将D=0时的ABC=111的情况单独用另一个门来检测，比如当D=0且ABC=111时，输出也为1。 所以，总逻辑表达式为：F = D*(Y3 + Y5 + Y6 + Y7) + D'*(A*B*C) 然后，使用74LS138的Y3,Y5,Y6,Y7输出（对应ABC的二进制值011,101,110,111）经过或门，再与D相乘（即通过与门），再加上D'与ABC的与门结果。然后，整个表达式用或门结合两部分。 不过，这样可能需要较多的外部逻辑门。为了简化，可能需要寻找更优化的组合。或者，利用74LS138的输出低电平有效，转换为与非门结构。例如，使用与非门来组合所需的输出，因为译码器的输出是低电平有效，所以可以将需要的Yx输出连接到与非门，然后取反得到高电平有效的信号。 例如，当D=1时，译码器工作，ABC的组合对应的Y3,Y5,Y6,Y7输出低电平，当这些中的任意一个有效，即表示对应的ABC组合加上D=1，满足总共有四个中的三个或四个同意。同时，当D=0时，ABC必须全为1，所以需要检测ABC=111，此时译码器的Y7输出低电平（当D=0时，译码器不工作，Y7为高电平？或者当译码器不工作时，所有输出为高电平？需要确认74LS138的使能逻辑。） 当使能端无效时（G1=0或G2=1），所有输出Y0-Y7都为高电平。所以，当D=0时，译码器的G1=0，所以Y3,Y5,Y6,Y7都是高电平，此时Y7是否为高电平？是的。此时要检测ABC=111且D=0的情况，需要单独用A、B、C连接到与门，得到A*B*C*D'，然后将这个信号与之前的部分进行或操作。 因此，总的输出F应该是：当D=1且ABC中有至少两个1（总共有三个或四个1），或者D=0且ABC全为1。那么，对应的最小项数目是：当D=1时，ABC有2、3个1，即对应的译码器输出为ABC=011（Y3）、101（Y5）、110（Y6）、111（Y7）。这四个情况，加上D=0且ABC=111的情况。 因此，F的逻辑表达式为：F = D*(m3 + m5 + m6 + m7) + D'*m7（这里的m7是ABC=111时的最小项）。但D=0时，译码器不工作，所以Y7此时是高电平，所以无法直接使用Y7的输出。因此，需要另外用A、B、C的与门来检测ABC=111的情况，当D=0时，这个与门的输出为1，此时总共有三个同意（ABC=111，D=0）。 因此，最终的逻辑表达式是： F = (Y3' + Y5' + Y6' + Y7') * D + (A*B*C*D') 因为74LS138的输出是低电平有效（即当选中时输出低电平），所以Y3、Y5、Y6、Y7在对应的输入组合时为低电平，其他时候为高电平。因此，当D=1时，译码器工作，若Y3为低，则对应ABC=011，此时D=1，总共有三个1（D+ABC中的两个1？等一下，ABC是三个变量，当D=1时，四个变量中的情况是D=1，加上ABC中的值。比如，当ABC=011时，总共有D=1，A=0，B=1，C=1，所以总共有三个1，符合条件。因此，Y3对应ABC=011，D=1，总共有三个1，所以Y3有效时应被计入。同理，Y5对应ABC=101，加上D=1，总共有三个1，Y6对应ABC=110，加上D=1，总共有三个1，Y7对应ABC=111，加上D=1，总共有四个1。这四个情况都满足表决通过的条件。因此，当D=1时，这四个译码器输出（低电平）中的任意一个都应触发F=1。因此，可以将Y3'、Y5'、Y6'、Y7'（即原输出取反，得到高电平有效信号）进行或运算，然后与D相乘（即D=1时才考虑这些情况）。 同时，当D=0时，译码器不工作，所有Y输出为高电平。此时，需要检测ABC=111的情况，即A=1，B=1，C=1，此时D=0，总共有三个同意，所以F=1。这可以通过一个三输入与门连接A、B、C，再与D的非（D'）进行与操作得到。 因此，逻辑表达式为： F = D*(Y3' + Y5' + Y6' + Y7') + (A*B*C*D') 但Y3'等是译码器输出取反后的信号，而译码器的输出Y3在ABC=011且D=1时为低电平，所以Y3'即为高电平，其他情况下为低。因此，Y3' + Y5' + Y6' + Y7'可以通过一个四输入或门实现。但74LS138的输出是低有效，因此，我们可以使用与非门来实现，因为将多个低电平信号进行与非操作，等效于先或后非。例如，将Y3、Y5、Y6、Y7连接到一个四输入与非门，其输出为(Y3*Y5*Y6*Y7)'，即当任意一个为低时，输出高电平。这样，当D=1时，这个与非门的输出为高电平的条件是Y3-Y7中有至少一个低电平，即对应的ABC组合符合条件。然后，将这个信号与D相与（因为D=1时才有效），再与另一部分（ABC与D'的与）进行或操作。 因此，最终的电路连接方式可能是： - 将A、B、C连接到74LS138的A0、A1、A2（注意顺序，可能需要确认地址输入的位权，通常A2是高位，A0是低位，所以ABC对应A2、A1、A0？需要确认芯片的引脚定义）。 - 使能端G1接D，G2A和G2B接地，这样当D=1时，G1=1，G2=0，译码器工作；当D=0时，G1=0，译码器不工作。 - 将Y3、Y5、Y6、Y7连接到四输入与非门（如74LS20中的一个四输入与非门），输出为F1 = (Y3*Y5*Y6*Y7)'，即当任意一个Y为低时，F1为高。 - 然后，F1与D相与，得到F_part1 = F1 * D。 - 另外，使用一个三输入与门（如74LS11）连接A、B、C，再通过一个非门取D的反，然后与这个与门的输出相与，得到F_part2 = A*B*C*D'。 - 最后，将F_part1和F_part2通过一个或门（如74LS32）结合，得到最终的输出F。 这样，当D=1时，译码器工作，检测到ABC中有至少两个1的情况（总共有三个或四个同意），或者当D=0且ABC全为1时，输出F为高电平，表示表决通过。 需要检查逻辑是否正确。例如，当D=1，ABC=011，译码器Y3输出低，经过与非门后F1=1，F_part1=1*D=1，所以F=1。同样，当ABC=111，D=1，Y7输出低，F1=1，F_part1=1，F=1。当D=0，ABC=111，则F_part2=1*0'=1，所以F=1。其他情况如D=0，ABC=110，则F_part2=0，F_part1=0，F=0，正确。 这样设计应该可以实现四人表决器。接下来需要绘制原理图，使用74LS138、74LS20（四输入与非门）、74LS04（非门）、74LS08（与门）、74LS32（或门）等芯片。 可能还需要注意74LS138的引脚排列，比如G1、G2A、G2B的连接方式，地址输入的顺序，以及电源和地的连接。 总结步骤： 1. 确定四人表决器的逻辑表达式，转化为最小项之和。 2. 利用74LS138的译码功能，结合使能端处理第四个变量D。 3. 使用外部逻辑门组合译码器输出和直接检测ABC=111的情况。 4. 绘制原理图，连接各芯片引脚。 最后，用户可能需要具体的原理图，但由于文本描述限制，可能需要用文字描述连接方式，或者建议使用逻辑门的具体型号和连接方法。</think>### 使用74LS138实现四人表决器的电路设计 #### 设计原理 四人表决器的逻辑要求：当4个输入（A、B、C、D）中至少有3个为高电平（1）时，输出结果为1。 74LS138是3线-8线译码器，通过结合其使能端和外部逻辑门，可以扩展为4变量逻辑控制。 #### 实现步骤 1. **逻辑表达式化简** 输出函数可表示为： $$ F = \sum m(7, 11, 13, 14, 15) $$ 其中，$m_7$对应$D=0$且$A,B,C=1$，其余对应$D=1$且至少2个输入为1[^1]。 2. **74LS138配置** - 输入变量$A,B,C$连接至译码器的地址端（A2, A1, A0）。 - 使能端配置： - $G1$接$D$（扩展第4个变量） - $G2A$和$G2B$接地 - 当$D=1$时，译码器工作；$D=0$时，译码器关闭。 3. **输出逻辑组合** - $D=1$时，需检测$Y_3(011)_B$、$Y_5(101)_B$、$Y_6(110)_B$、$Y_7(111)_B$（对应ABC中≥2个1）。 - $D=0$时，需单独检测$A,B,C=111$。 - 使用与非门和与门组合逻辑： $$ F = \overline{\overline{Y_3} \cdot \overline{Y_5} \cdot \overline{Y_6} \cdot \overline{Y_7}} \cdot D + A \cdot B \cdot C \cdot \overline{D} $$ 其中，$\overline{Y_x}$表示74LS138低电平有效输出。 4. **电路连接** - 74LS138的$Y_3,Y_5,Y_6,Y_7$接74LS20（四输入与非门）。 - 74LS20输出与$D$通过74LS08（与门）连接。 - $A,B,C$通过74LS11（三输入与门）和74LS04（非门）检测$D=0$时的$111$状态。 - 最终通过74LS32（或门）合并两部分输出。 #### 原理图示意 ``` +-----+ A ----|A2 | 74LS20 B ----|A1 | Y3 ----┤ ├----┬── 74LS08(D) ──┐ C ----|A0 | Y5 ----┤ ├----┘ ├─ 74LS32 ── F D ----|G1 | Y6 ----┤ ├----┬── 74LS08(D) ──┘ GND --|G2A | Y7 ----┤ ├----┘ GND --|G2B | +-----+ +-----+ A,B,C ── 74LS11 ── 74LS04(D) ──┐ ├─ 74LS32 ── F 74LS08输出 ──────────┘ ``` #### 关键说明 - 当$D=1$时，74LS138检测ABC中≥2个1的组合，通过与非门和与门激活输出。 - 当$D=0$时，ABC全1通过独立与门触发输出。 - 使用标准74系列芯片实现组合逻辑，需注意电源（VCC）和地（GND）连接[^1]。
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