Linux下Verilog仿真过程（一）

最新推荐文章于 2024-06-20 23:47:30 发布

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分类专栏： Verilog HDL

本文链接：https://blog.csdn.net/cxc19890214/article/details/40710231

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1》新建一个工作目录，以后相关的仿真文件都放在此目录下，如我的目录为：/home/xiaochuan/scr

2》编写模块文件（为了便于管理相关代码文件，可以将代码文件单独放在一个目录下，如home/xiaochuan/scr/MyFirstVerilogProject）。

以下是用always语句对1位全加器电路建模的示例，fa_seq.v代码如下：

module fa_seq(A, B, Cin, Sum, Cout );
        input A,B,Cin;
        output Sum,Cout;
        reg Sum,Cout;
        reg T1,T2,T3;

        always 
                @ (A or B or Cin ) 
                begin
                        Sum = (A ^ B) ^ Cin;
                        T1 = A & Cin;
                        T2 = B & Cin;
                        T3 =A & B;
                        Cout =(T1 | T2) | T3;
                end
endmodule

3》设计验证module fa_seq , top.v代码如下