系统并行化设计的一次思考

   前几天一朋友托我做一个小功能,因为工作量不大,而且这种功能我之前做过,所以就答应了。我先大概交代一下业务场景:朋友需要一些数据做数据挖掘的测试数据,然后他跟我说了一些网站的数据他比较感兴趣,让我写个小程序获取这些数据。下面我谈谈我在完成这个小功能上面的一些思考和实践:

   第一阶段:完成功能:

   先琢磨网站URL的组成规则,把自己的查询条件跟网站URL的参数对应上。然后写一个main方法,使用java里面的URL对象请求到数据。
   

   第二阶段:使用多线程提高性能:

   一个线程循环请求网络资源,然后再解析获取到的数据效率比较低。最先想到的办法就是使用多线程同时去请求。
   

   第三阶段:根据功能不同解耦

   仔细分析这个业务,其实主要分成两部分:网络请求、CPU解析。但是在以上的解决方案中,每个线程都承担了两种不同的职责,其主要缺点我觉得有如下几种:

   1、因为网络请求和数据解析耦合,不便于扩展其中任何一个功能。

   2、因为这两个业务需要的硬件资源不同,分开处理便于高效实用硬件资源。

分析了利弊之后,下面是我的整体思路:


   因为网络请求主要消耗IO,所以这里可以适当多增加一些生产者。对于消费者,为了避免频繁的线程切换,这里把消费者数量设置跟物理主机CPU数据相同便可。

   经过这么一番思考优化,对于1000条数据量性能提升了20多倍。在这个实践过程中,思考的过程每一步都让我兴奋。其实这个过程就跟平时大家干活一样,就拿卸货来说吧。有人得从车上把货物卸下来,有人就得及时把卸下来的货物运到目的地。

  



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Verilog是一种硬件描述语言,用于设计数字电路。并行设计是指在设计和实现数字电路时,对电路中的操作进行并行处理以提高性能和效率。 在Verilog中,通过使用并行设计技术,可以同时执行多个操作,从而实现高度并行的电路设计。这种设计方式的优势在于能够提高电路的运行速度和吞吐量。 并行设计通常涉及到设计和优电路中的传输路径、逻辑门电路、时钟分配和存储器访问等方面。通过合理的设计和优,可以将电路中的操作划分为多个并行的子任务,并将其分配给不同的电路组件进行处理。 例如,可以使用并行设计技术将一个复杂的操作拆分为多个子任务,每个子任务由独立的电路组件处理。这样可以利用多个处理单元同时执行这些子任务,从而加快操作的执行速度。 此外,Verilog还提供了一些并行设计的工具和方法,如并行的模块实例、分层设计、时钟域的划分和数据流的分发等。这些工具和方法可以帮助设计人员更好地进行并行设计,提高电路的性能和效率。 总之,Verilog并行设计是一种有效的电路设计方法,可以显著提高电路的运行速度和吞吐量。设计人员可以利用Verilog提供的并行设计工具和方法,将复杂的操作划分为多个并行的子任务,并将其分配给不同的电路组件进行处理,从而实现高性能和高效率的电路设计
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