[VRFC 10-529] concurrent assignment to a non-net an is not permitted ["C:/Users/chenxy/Desktop/digit

最新推荐文章于 2023-03-28 18:44:01 发布
最新推荐文章于 2023-03-28 18:44:01 发布
阅读量1.8w 收藏 7
点赞数 7
分类专栏： verilo 文章标签： verilo
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/cxy_hust/article/details/81513820
版权

[VRFC 10-529] concurrent assignment to a non-net an is not permitted ["C:/Users/chenxy/Desktop/digit，

这个错误的意思是，对一个非网口类型的 an 同时赋值是不被允许的，也就是说，你在多个模块里都存在对an赋值的情况，

一定要把这些情况错开。

cxy_hust
关注
  • 7
    点赞
  • 踩
  • 7
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
reg和wire 与 always和assign没有匹配正确 concurrent assignment to a non-net c is not permitted
qq_41841283的博客
12-05 617
2.检测上升沿或者下降沿，综合出来为时序逻辑；当output为wire型时，在always中对c进行赋值，综合结束后报错，[Synth 8-2576] procedural assignment to a non-register c is not permitted；当output为reg型时，利用assign对c进行赋值，综合结束后有报错：[Synth 8-1852] concurrent assignment to a non-net c is not permitted；#二． 问题现象分析。
vivado仿真报错：concurrent assignment to a non-net out is not permitted
Shen_KL的博客
08-10 1万+
是因为将输出定义为了reg，改为wire即可
[VRFC 10-529]concurrent assignment to a non-net fir_out_data is not permitted.
Summer0109的博客
08-24 2947
问题原因：例化模块时，模块的输出信号设为reg. 解决方法：将模块输出信号改为wire.
vivado仿真报错：concurrent assignment to a non-net led is not permitted
qq_33946482的博客
03-28 3262
另外注意initial中只能对reg型进行赋值，如果led是wire型就会报以下错误。这是因为output默认是wire型，你在仿真文件中写成了reg型，所以会报错。删除对led的赋值即可。
FPGA、vivado、Verilog使用过程中的一些问题记录
07-08 3217
2020/7/8 1.关于做仿真的报错 今天在写完测试文件做仿真时出现以下错误： [VRFC 10-529] concurrent assignment to a non-net right_a1 is not permitted [“E:/vivado/projects/asy_LIF_model/asy_LIF_model.srcs/sim_1/new/tb_test.v”:37] 经查找发现：不管子模块本身的输出是wire型还是reg型，在对子模块调用时，输出接口必须接wire 型变量。 .
Verilog Tips 1:TestBench编写注意事项【concurrent assignment to a non-net ‘xxxx‘ is not permitted】解决
热门推荐
Verilog例化说明
08-29 2万+
一个案例： 待测试模块输入输出为： TestBench测试文件为： 一仿真，报错 concurrent assignment to a non-net ‘xxxx’ is not permitted 原因分析： 对于待测试模块的输出 “dout_7888”，在编写测试文件的时候，不能将与之交联的“dout_7888”定义为 reg 型，须改为 wire 型。 对于模块中的输出来说 即，不能以 TestBench中的 reg 型赋值给被测模块作为输出的 wire 型； 同，不能以 TestBench中的
【FPGA】[VRFC 10-3236] concurrent assignment to a non-net ‘data_out’ is not permitted
wind
06-01 6635
写作时间：2021-06-01 报错如下： [VRFC 10-3236] concurrent assignment to a non-net ‘data_out’ is not permitted [“F:/fpgaWork/project_test_gamma/project_test_gamma.srcs/sources_1/new/test_coe.v”:82] 解决方法： 这种问题，大多数是因为变量的wire 或reg 类型不匹配引起的。 主要有两种： 1）源文件调用（li’hua）别的模块时
Cisco-Fusion-Router-IOS-XE-route-leaking-guide from yuanshou
06-17
在DNAC中，VN实际就是VRF（Virtual Routing and Forwarding）的概念，而Fusion与Border设备之间的连接类似于运营商对接中的Option A，即VRF之间的背靠背对接。 路由泄露的基本原理是通过配置使某些路由信息在全局...
at7_ex11_radar_distance_xbip_pipe_v3_0_
09-30
标题中的"at7_ex11_radar_distance_xbip_pipe_v3_0_"可能是指一个实验或项目，其中“at7”可能代表某种版本或者任务编号，“ex11”可能是实验序列号，而“radar_distance”直接指向了我们要讨论的主题——雷达测距...
用testbench仿真
08-13
用testbench仿真
Vivado调试记录1.1
ZhangPH0812的博客
09-03 3076
时间：2018/09/03 软件版本：Vivado 2017.4 操作系统：Windows 10 报错提示： ERROR: [USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or...... 解决方法： 查看log控制台输出结果为：ERROR: [VRFC 1...
vivado常见compile和elaborate错误
kebu12345678的博客
08-09 1万+
complie error类 在错误的位置赋值或assign module mod( ); wire w; reg r; assign w = 1; // 正确,在initial或always之assign r = 0; // 错误，在initial或always之外赋值 assig...
计算机组成原理实验——单周期CPU相关问题
qq_62999892的博客
01-05 1410
计组
fpga vivado 错误总结（本人遇到以及改正）
qq_43125142的博客
11-02 8951
fpga开发小白的错误总结
FPGA basic Syntax
weixin_39305628的博客
11-17 390
1. 在always语句中所有信号必须是reg变量 Report error “procedural assignment to a non-register DATA_BUS is not permitted” 这种报错一般是在always语句中使用了非reg变量，在always语句中所有信号必须是reg变量，低级错误，（语法不熟悉） 2. FPGA程序像MCU程序一样， file模块化，function模块化 ‘include https://blog.csdn.net/qq_31811537/a
concurrent assignment to a non-net out is not permitted
qq_34244712的博客
02-13 1万+
定义out为wire 类型，就可以解决掉
verilog入门级--流水灯--警告修改。
shanekong的专栏
06-28 6352
首先标注一些verilog中的几个警告的处理： WARNING:HDLCompiler:413 - "C:\Users\Administrator\Desktop\my_work\12-0801\myled\led.v" Line 49: Result of 28-bit expression is truncated to fit in 27-bit target. ---位数不统一，需要你
[VRFC 10-3236] concurrent assignment to a non-net 'led_out' is not permitted ["F:/vivado/project/project_4/project_4.srcs/sim_1/new/pwm_tb.v":33]
最新发布
07-17
这个错误是由于在Verilog代码中对非网类型的变量 '_out' 进行了并发赋值致的。在您的代码中，您在 'pwm_tb.v' 文件的第33行对 'led_out' 进行了并发赋值操作。然而，并发赋值只能用于网类型（如 wire 或 reg），而不能用于非网类型（如 integer 或 real）。 要解决这个错误，您需要确保将并发赋值操作应用于网类型变量。如果 'led_out' 是一个非网类型的变量，并且您想要对它进行赋值操作，您可以考虑使用阻塞赋值或非阻塞赋值来实现。 例如，如果 'led_out' 是一个 reg 类型的变量，您可以使用阻塞赋值来对它进行赋值操作： ```verilog always @ (*) begin led_out = some_value; end ``` 或者，如果 'led_out' 是一个 reg 类型的变量，您可以使用非阻塞赋值来对它进行赋值操作： ```verilog always @ (*) begin led_out <= some_value; end ``` 请注意，使用阻塞赋值或非阻塞赋值取决于您的设计需求和时序要求。确保根据实际情况选择合适的赋值方式。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值