verilog入门级--流水灯--警告修改。

 

首先标注一些verilog中的几个警告的处理：

WARNING:HDLCompiler:413 - "C:\Users\Administrator\Desktop\my_work\12-0801\myled\led.v" Line 49: Result of 28-bit expression is truncated to fit in 27-bit target.

---位数不统一，需要你查一下是不是影响逻辑；
这个warning经常出的，比如你计数器cnt <= cnt + 1，如果你这么写就会报warning，但是如果你把那个1前面也标明位数就OK了，比如cnt <= cnt + 1'b1等，仔细查下，说不定没什么影响

 

WARNING:Xst:1293 - FF/Latch <count_27> has a constant value of 0 in block <led>. This FF/Latch will be trimmed during the optimization process.

--在led源文件中有常为0，没有用到的位数。

需要检查修改源文件中变量的位数是不是设置的有点多了。之前是reg[27:0] count ;就会有警告，原因是 if(count==27'h4c4b400) //80mhz也仅用到了27位。改为reg [26:0] count;就没有警告了。  

源代码：

module led(
            clk80M,  //80M时钟输入
            RSTn,    //复位信号，低电平复位
            led      //led输出
);

inp