verilog串口接收多个数据进行处理的实现方法

关于使用串口接收多个数据进行处理的问题，目前网上存在的关于verilog串口通信的资料都是属于讲解对于使用串口实现单个字符的接收与发送。而往往在使用串口进行通信时，接数据端都需要通过串口来接收很多数据，然后当所有数据都接收完或者达到某种条件后开始自己的后续工作。所以在这里我把自己的一些具体实现过程以及verilog源代码分享一下，希望对大家有帮助。
(这里只讲利用串口接收数据并处理的部分，发送那部分后面再分享)
先贴上网上很多的串口接收的代码，如下;

module my_uart_rx(
                clk,rst_n,
                rs232_rx,rx_data,rx_int,
                clk_bps,bps_start
            );

input clk;      // 50MHz主时钟
input rst_n;    //低电平复位信号
input rs232_rx; // RS232接收数据信号
input clk_bps;  // clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start;       //接收到数据后，波特率时钟启动信号置位
output[7:0] rx_data;    //接收数据寄存器，保存直至下一个数据来到 
output rx_int;  //接收数据中断信号,接收到数据期间始终为高电平

//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;    //接收数据寄存器，滤波用
wire neg_rs232_rx;  //表示数据线接收到下降沿

always @ (posedge clk or negedge rst_n) begin
    if(!rst_n) begin
            rs232_rx0 <= 1'b0;
            rs232_rx1 <= 1'b0;
            rs232_rx2 <= 1'b0;
            rs232_rx3 <= 1'b0;
        end
    else begin
            rs232_rx0 <= rs232_rx;
            rs232_rx1 <= rs232_rx0;
            rs232_rx2 <= rs232_rx1;
            rs232_rx3 <= rs232_rx2;
        end
end
    //下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，
    //这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍） 
    //（当然我们的有效低脉冲信号肯定是远远大于40ns的）
assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;    //接收到下降沿后neg_rs232_rx置高一个时钟周期

//----------------------------------------------------------------
reg bps_start_r;
reg[3:0] num;   //移位次数
reg rx_int;     //接收数据中断信号,接收到数据期间始终为高电平

always @ (posedge clk or negedge rst_n)
    if(!rst_n) begin
            bps_start_r <= 1'bz;
            rx_int <= 1'b0;
        end
    else if(neg_rs232_rx) begin     //接收到串口接收线rs232_rx的下降沿标志信号
            bps_start_r <= 1'b1;    //启动串口准备数据接收
            rx_int <= 1'b1;         //接收数据中断信号使能