Candence学习记录：从Capture CIS原理图到Allegro PCB

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写在前面
顺利进行下述所有步骤的前提，原理图文件确保已经满足以下条件

• 运行原理图DRC检查，确保原理图文件无逻辑错误，有逻辑错误根据提示信息对应更改
• 原理图每个器件都有标号且命名规则正确，尽量不要出现非法字符，泛指“#%￥&”一类
• 每个器件对应全部添加了封装信息，最关键的一步

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一、生成Netlist文件

Cadence原理图与Allegro PCB之间的转换没有Protel或者AD那么直接，中间需要有个文件过度，这个文件就是很重要的原理图Netlist文件

1.1、选中candence主目录下的工程文件名

1.2、菜单栏选择Tools–>>Create Netlist，出现下述页面，一般默认设置选项即可

说明：
（1）图中Netlist Files后面框内allegro表示系统会默认在工程文件目录下建立allegro文件夹存放Netlist文件（当然可自己随意选择路径以及文件名）
（2）如果是在后期绘制PCB需要对原理图做更改时，可勾选“Create or Updata PCB E