deng_d1-CSDN博客

原创 Candence学习记录：从Capture CIS原理图到Allegro PCB

写在前面顺利进行下述所有步骤的前提，原理图文件确保已经满足一下条件运行原理图DRC检查，确保原理图文件无逻辑错误原理图每个器件都有标号且规则正确每个器件对应全部添加了封装信息，否则后面会出错一、生成Netlist文件 Cadence原理图与Allegro PCB之间的转换没有Protel或者AD那么直接，中间需要有个文件过度，这个文件就是很重...

2018-04-21 11:31:08 5984 1

原创关于VCO调试过程中出现相噪-141dBC/Hz@50KHz说明

VCO相噪优化

2017-02-27 17:36:07 2968 1

原创 ADS仿真目标参数调谐与目标优化 ----tuner和goal控件使用

ADS仿真目标参数调谐与目标优化 ----tuner和goal控件使用

2017-02-09 20:50:27 38521 2

原创相位和群时延的ADS仿真

相位和群时延的ADS仿真相位和群时延的ADS仿真群时延定义群时延即系统在某频率处的相位（相移）对于频率的变化率。群时延是线性失真，可以表征线性时不变系统对信号造成的时延失真。从时域中看，假设信号x(t)=A(t)cos[w(t)+θ]送入传递函数为H(jw)的系统，那么系统的输y(t)=|H(jw)|A(t-tg)cos[w(t-tf)+θ],其中tg为群时延，tf为相位时延

2017-02-05 14:17:58 9867 2

原创 verilog串口接收多个数据进行处理的实现方法

关于使用串口接收多个数据进行处理的问题，目前网上存在的关于verilog串口通信的资料都是属于讲解对于使用串口实现单个字符的接收与发送。而往往在使用串口进行通信时，接数据端都需要通过串口来接收很多数据，然后当所有数据都接收完或者达到某种条件后开始自己的后续工作。所以在这里我把自己的一些具体实现过程以及verilog源代码分享一下，希望对大家有帮助。 (这里只讲利用串口接收数据并处理的部分，发

2016-05-24 16:25:57 18578 11

转载 EndNote在WORD导入文献出现带有大括号{} 乱码的解决办法

之前一直好使的ENDNOTE，突然在有一天导入文献时总是出现如上的错误，但关键是新建的文档导入时一切正常，后来在网上找到，原来这是因为所写的文档中出现了“{ }”的问题，具体解决办法如下。参考 http://wenku.baidu.com/view/4d7b83fc770bf78a65295462.html

2016-04-27 17:23:29 80315 1

原创关于Quartus II 编译后的资源占用显示为0或者显示明显不对的说明

出现这样的情况一般都是因为你在工程里面的顶层文件的例化时出现了问题，一般来说，如果你的代码里面没有涉及到模块的例化时，是不会出现这样的状况，所以，需要重点关注一下几个方面1、每个例化的模块的所有输入输出端口是否全部被例化， 2、如果全部端口都被例化依旧出现问题，查看连接端口的位数是否匹配 3、记住输入端口一定要有连接，不能为空，否者直接编译就会出现资源占用为0。输出端口可以不用连

2016-03-31 15:36:56 12477 5

转载 Altera RAM/ROM 初始化文件MIF生成详解

详见文章：http://www.cnblogs.com/BitArt/archive/2012/12/11/2813503.html

2016-02-27 15:45:27 6468

转载几种常见的ROM,RAM初始化文件格式

一、coe格式 Xilin ROM的初始化文件，ISE初始化ROM的时候要用扩展名为coe的文件。其格式如下： MEMORY_INITIALIZATION_TADIX=2; //2表示数据是二进制格式，也可以是8，10，16 MEMORT_INITIALITION_VECTOR= 01110100, 00100000, 11110101, …… 二、bin

2016-02-27 10:45:22 4732

转载异步FIFO设计原理及Verliog源代码

1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2．什么情况下用FIFO？ FIFO一般用于不同时钟域之间的数据传输，比如FIF

2015-12-04 21:08:28 13710 2

原创（2，1，2）卷积码的维特比译码Verilog实现

Verilog代码块`timescale 1ns / 1psmodule viterbi( input clk, input clk_div2, input rst_n, // input x, output y, output c, output reg rd, output reg ready); reg[13:0] x_t,x_t1;

2015-11-12 21:00:43 8630 4

转载 verilog常用系统函数以及例子

verilog常用系统函数以及例子 1.打开文件　　integer file_id;　　file_id = fopen("file_path/file_name");2.写入文件：$fmonitor,$fwrite,$fdisplay,$fstrobe　　//$fmonitor只要有变化就一直记录　　$fmonitor(fil

2015-11-04 20:27:20 1439

原创 FPGA学习日志

一、将工程模块化，利用图形设计文件建立更大的工程模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。 1、模块化『File』→『Creat/Updata』→『Creat Symbol Files for Current File』然后编译器会

2015-10-22 19:26:14 652

转载 Cadence元件库介绍

原文地址：附录1 Cadence元件库介绍作者：带鱼宝Cadence ORCAD CAPTURE元件库介绍 Cadence OrCAD Capture 具有快捷、通用的设计输入能力，使Cadence OrCAD Capture 线路图输入系统成为全球最广受欢迎的设计输入工具。它针对设计一个新的模拟电路、修改现有的一个 PCB 的线路图、或者绘制一个 HDL 模块的方框图，都提供了所需要的全部

2015-09-01 10:12:44 2134

原创阻抗匹配四种处理方式

当传输路径上阻抗不连续时，会有反射发生，阻抗匹配的作用就是通过端接元器件，时传输路线上的阻抗连续以去除传输链路上产生的反射。常见的阻抗匹配如下：一、串联端接方式靠近输出端的位置串联一个电阻，要达到匹配效果，串联电阻和驱动端输出阻抗的总和应等于传输线的特征阻抗Z0。在通常的数字信号系统中，器件的输出阻抗通常是十几欧姆到二十几欧姆，传输线的阻抗通常会控制

2015-08-30 15:27:18 43274 3

原创提高PCB板抗电磁干扰的能力措施（PCB布局要求）

1、需要特别注意抗电磁干扰的系统（1）微控制器时钟频率特别高、总线周期特别快的系统。（2）系统含有大功率、大电流驱动电路，如产生火花的继电器、大电流开关等。（3）包含微弱模拟信号电路及高精度A/D转换电路的系统。 2、应采取的抗干扰措施（1）能用低速的就不用高速芯片，将高速芯片用在关键地方。（2）可用串电阻的方法降低

2015-08-28 10:20:46 2590

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