denghuajing的博客

显然我们一般的应用很少用到128Bit的位宽，一般是8bit、16bit所以两种位宽是无法进行直接通信的需要一个缓冲区域，这个就是内部FIFO。DDR 内存的本质是数据的存储器，首先回到数据的存储上，数据在最底层的表现是地址。memory arry 就是储存单元上图表示的是32678行 ，128列，每个储存单元有128个bit，有0~7 一共8个BANK。显然DDR储存单元一次操作需要外部8次操作才跟的上，两边的时钟频率是需要成倍数关系的，DDR一个时钟操作两次。这里数据表现的最小单元是一个数据储存单元。

ZYNQ的PS部分是有一个GP接口，32 Bit 的AXI master接口，默认是打开的，如果双击绿框可以看到是打开的。固定的IO，这里说的是ZYNQ PS最小系统就有的IO。比如说MIO，DDR，PS复位，PS时钟等。如果尝试的吧AXI GPIO 从接口和ZYNQ的主接口连接的时候，ViVado会提示无法连接。M_AXI_GP0 就是AXI的主机接口，M_AXI_GP0_ACKL是主机接口的时钟。接下来就是把复位连接在一起，就接到PS-PL的复位信号上，时钟都接到PS-PL时钟上来。

但是，如果XADC在设计中没有实例化，那么访问该信息的唯一方法是通过JTAG测试访问端口(TAP)。PS- xadc接口是PS的一部分，可以被PS APU访问，而不需要对PL进行编程。PS有两个接口可以访问XADC，一个是CPU通过APB ARM 的高速外设总线访问PS-XADC接口通过串行数据访问XADC。通过PL PIN接入的外部电压信号，PL PIN的指定需要PL 侧的配置（引脚分配就会产生Bitstream文件）。XADC内部框图，有两个ADC 转换器，通过多路复用器采集不同端口的电压。

需要注意的是Channel 是AXI GPIO的Channel，在IP生成的时候可以选择 2个通道。打开官方例程后，会发现这个AXI GPIO设置和 PS MIO/EMIO一模一样。也就是说AXI GPIO和PS GPIO使用了两套地址，分别指向了不同的地址。没错，AXI GPIO和PS GPIO使用了两套ConfigTable。在BSP中有gpio和gpiops两个文件夹，分别使用两套函数。data写入的数据是整个AXI GPIO的位宽。请仔细看下面两个获取gpio实体的函数。AXI GPIO中断。

这个事件这个需要数据通信，上图所示有个connect的模块横跨PS，PL，用于数据的传输，没错AXI就是这个connect。PS的FCLK_CLK0 ，给AXI Interconnect 和AXI GPIO提供了时钟。那么GPIO具体什么实现呢，xilinx 官方把GPIO如何实现已经做好了，封装成AXI GPIO IP。PS的M_AXI_GP0 和AXI Interconnect连接，PS也提供AXI时钟。打开AXI GPIO的中断，它的中断信号属于PL中断信号，相关设置在GIC中。

中断发生后，GIC根据配置把中断信号，给到对应的CPU，CPU接收到了中断后，由硬件进行中断跳转，跳转到VectorTable对应的中断服务函数。所有的IRQ中断都会进入到XScuGic_InterruptHandler函数，XScuGic_InterruptHandler函数根据GIC中记录的中断号来判断，是哪个中断源发生了中断，进行软件跳转到ISR #n。ISR表示各个中断源中断发生后，中断服务函数的实例。GIC的输入是各个中断源的中断线，通过中断号来记录是哪个中断源发生了中断，这里是记录。

GIC根据请求源的属性（enables, disables, masks, and prioritizes）把请求派发给相应的中断执行者进行中断处理，一般指CPU。中断分发器将所有中断源集中起来，然后将优先级最高的中断源分配给各个cpu。中断分发器保存中断、处理器和激活信息的中心列表，并负责触发软件中断到cpu。下图是GIC中断控制器更加详细的中断源请求分配图，可以看到不同的中断类型的请求源如何进行分配的。共享的请求中断源，也就是说中断源发送中断后GIC可以发送给CPU0或者CPU1.

ZYNQ GPIO 编程