视频信号vsync hsync dotclock 的关系

最新推荐文章于 2024-07-01 08:48:32 发布
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分类专栏： 视频处理 hardware hsync dotclk vsync
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
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在图像里面的参数如图所示：
Dotclk = Htotal × Vtotal × framerate
Htotal = Hactive + Hsync + HfrontPorch + HbackPorch
Vtotal = Vactive + Vsync + VfrontPorch + VbackPorch


 

出现滚屏由以下现象：
 



 



 

何滚屏的原因都是输入输出的行数多或者少的问题：
 

行数多，下滚屏
行数少，上滚屏

 

 

因此要调整时序的参数实现时序要求，当然上升沿和下降沿采样可能影响图像的颜色。不管ISP还是后端的接收端都需要匹配起来来能够在后端显示。
Htotal = Hactive + Hsync + HfrontPorch + HbackPorch
 Vtotal = Vactive + Vsync + VfrontPorch + VbackPorch

                

        

        

    

  


    

      

        

            

              
                
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                专栏目录
          









                



	

		

			

				
					
视频信号的测量与发生

				
			

			

				

					08-27
				

			

		

		

			
				
3. 同步信号：同步信号分为水平同步（HSYNC）和垂直同步（VSYNC），它们确保视频图像在显示器上的正确定位和扫描。HSYNC指示每一行的开始，VSYNC则标记每一帧的开始，使显示器知道何时开始新的一帧扫描。  视频信号...

			
		

	



                

              
                



	

		

			

				
					
屏参理解

				
			

			

				

					jaychlas的专栏
				

				

					07-29
					
					9259
					
				

			

		

		

			
				
<br />Monitor的程序总的来说要比电视的简单很多，但在输出信号的控制方面却要比电视的复杂，原因是电视的方案中一般都会有帧存来做帧率转换，输入和输出不比Lock，因此输出的行，场信号的可控范围比较自由。而Monitor方案中一般没有帧存和帧率转换，只有Line Buffer，这也是为什么很多芯片在缩小时只能缩小到原来的一半，就是受Line Buffer大小的限制，Monitor的输出的场频总是和输入的场频锁定。屏参中主要有DCLK，HTotal，Vtotal，Hactive Width， Hacti

			
		

	



                


  
              

                


	

		

			

				
					
Timing解析

				
			

			

				

					shao15232的博客
				

				

					07-10
					
					4818
					
				

			

		

		

			
				
名词解释:
H Total，Htotal = H Pixels + H Sync time + H Front Porch + H Back Porch
H Pixels， 一行中有效的像素
H Sync time， 行同步前沿宽度，即从行有效的像素结束到行同步开始的像素。表示水平同步信号的宽度，用VCLK计算。
H Front Porch，表示一行的有效数据结束到下一个水平同步信号开始之间的VCLK的个数。
H Back Porch，表示从水平同步信号开始到一行的有效数据开始之间的VCL的个数...

			
		

	





	

		

			

				
					
RGB 接口解析

				
			

			

				

					m0_38012497的博客
				

				

					06-11
					
					5548
					
				

			

		

		

			
				
一， 一般的 LCD 都会包含以下几个控制信号：
1， VSYNC 帧频率，一秒钟处理的帧数目
2， HSYNV 行频率，一秒钟处理的行数目
3， DOTCLK 像素频率，一秒钟处理的像素数目
同时，还有如下接口参数：
VBP: vertical back porch，垂直方向后端没使用的行数
VFP: vertical front porch，垂直方向前端没使用的行数
HBP: horizontal back porch，水平方向后端没使用的像素数目
HFP: horizontal front porch

			
		

	



		

			
		



	

		

			

				
					
RGB接口几个控制信号

				
			

			

				

					specialwave的专栏
				

				

					04-25
					
					8706
					
				

			

		

		

			
				
RGB接口解析
一， 一般的LCD都会包含以下几个控制信号：
1， VSYNC 帧频率，一秒钟处理的帧数目
2， HSYNV 行频率，一秒钟处理的行数目
3， DOTCLK 像素频率，一秒钟处理的像素数目
同时，还有如下接口参数：
VBP: vertical back porch，垂直方向后端没使用的行数
VFP: vertical front porch，垂直方向前端没使用的行数


			
		

	





	

		

			

				
					
imx6ull LCD 控制器 -- elcdif

				
			

			

				

					u011728490的博客
				

				

					09-14
					
					1497
					
				

			

		

		

			
				
本知识点主要参考白问网手册以及imx6ull 用户手册，重点介绍常用的DotClk接口
一、enhanced lcd interface overview
IMX6ULL的LCD控制器名称为eLCDIF(Enhanced LCD Interface，增强型LCD接口)，主要特性如下：
① 支持MPU模式：有些显示屏自带显存，只需要把命令、数据发送给显示屏即可；
② 支持DOTCLK模式：RGB接口，本实验就是此模式；
③ VSYNC模式：针对高速数据传输（行场信号）；
④ 支持ITU-R BT.656接口，

			
		

	





	

		

			

				
					
LCD timing设置

				
			

			

				

					weixin_43824344的博客
				

				

					10-10
					
					2816
					
				

			

		

		

			
				
"porch"   沿，（大房子屋檐下的）走廊游廊
"margin"  边缘，（版心外的）空白
"HAdr"  Horizontal Address 水平地址（空间），实际值对应的就是xres，水平有效像素数
"VAdr"  Vertical Address   垂直地址（空间），实际值对应yres，垂直有效行数
"(VAdr + HAdr)"  有效显示数据从主控传输到显示模组上的时期
"blanking" 消隐
"Hblank" 行消隐  实际就是HFP+Hsync+HBP的时间，因为此期间并未有效显.

			
		

	





	

		

			

				
					
(多图) 视频信号测量与发生（一）

				
			

			

				

					07-20
				

			

		

		

			
				
垂直同步（VSYNC）脉冲是视频信号的另一个重要组成部分，它在场之间发生，通知显示器完成垂直重跟踪并准备下一场的扫描。标准的RS-170信号包含垂直同步脉冲，并定义了场的行数、帧频率等参数。例如，标准的RS-170...

			
		

	





	

		

			

				
					
SurfaceFlinger 视频教程 显示系统，内部机制，Vsync机制，HDMI系统

				
			

			

				

					01-22
				

			

		

		

			
				
- **同步锁**：SurfaceFlinger会等待下一个Vsync信号到来后再进行帧的提交，这样可以确保所有图层的更新操作都发生在同一时刻，从而避免画面撕裂的问题。 - **缓冲机制**：通过在缓冲区中暂时存放未完成的帧，...

			
		

	





	

		

			

				
					
TFT同步信号.docx-综合文档

				
			

			

				

					05-23
				

			

		

		

			
				
TFT同步信号是用于控制TFT液晶显示屏的显示内容的信号，包括VSYNC、HSYNC和VCLK三个时序信号。VSYNC是垂直同步信号，HSYNC是水平同步信号，VCLK是像素时钟信号。  二、时序信号的类型  时序信号可以分为三个类型：...

			
		

	





	

		

			

				
					
信号串行传输解决方案

				
			

			

				

					12-08
				

			

		

		

			
				
在实际应用中，例如在处理器和彩色LCD之间的通信，SerDes可以将原本需要25根缆线的水平和垂直同步（H/VSYNC）通信减少至4根，极大地简化了硬件设计，降低了制造成本。对于需要双向通信的应用，比如总线连接，串行...

			
		

	





	

		

			

				
					
关于VESA的一些简单介绍

					
热门推荐

				
			

			

				

					轮子工厂
				

				

					12-06
					
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名词解释:
H Total，
Htotal = H Pixels + H Sync time + H Front Porch + H Back Porch
H Pixels， 一行中有效的像素
H Sync time， 行同步前沿宽度，即从行有效的像素结束到行同步开始的像素。表示水平同步信号的宽度，用VCLK计算。
H Front Porch，
表示一行的有效数据结束到下一个水平同步信

			
		

	





	

		

			

				
					
嵌入式Linux（十二）RGBLCD

				
			

			

				

					qq_41075961的博客
				

				

					11-23
					
					1596
					
				

			

		

		

			
				
111

			
		

	





	

		

			

				
					
LCD驱动理论与实例分析

				
			

			

				

					又见南风的博客
				

				

					09-04
					
					1674
					
				

			

		

		

			
				
基础篇和驱动篇使用 I.MX6U-ALPHA 开发板。实例篇使用 RK3568 开发板和 mipi LCD 模块。

			
		

	





	

		

			

				
					
sensor中的基础计算

				
			

			

				

					weixin_40787463的博客
				

				

					01-29
					
					1万+
					
				

			

		

		

			
				
像我们小时候写作文时候一样，从左上角开始横向书写，写完第一行，再回到左边来，进行第二行的书写。当写完一张纸256行后（一帧），需要到本子下一页的左上角继续书写第二页。在换行（行消隐）和换页（场消隐）的过程中，笔是要拿起来的，不能在本子上画下巨丑的回扫线。所以，拿起笔换行换页的回扫线过程就是行场消隐。像电视机里面的电子枪或者我们的笔，都是在不断地走“之”字型

帧长度（场高）VTotal ：不占用曝光时间，但是会影响帧率（FPS），如果按照行曝光，曝光时间必须小于VTotal行。

VTota...

			
		

	





	

		

			

				
					
分辨率的Clock和屏的Clock

				
			

			

				

					cswuhsdaz的博客
				

				

					06-11
					
					4406
					
				

			

		

		

			
				
之前对点屏，加Timing时，对于这两个Clock做了下总结，也就是输入Clock和输出Clock：
1.输入的Clock，通常是PixelClock，即该Timing的Clock
Timing的Clock是指每个分辨率的Clock，即每一个分辨率都有一个Clock,从VESA表可以看到。
PClock=HTotalVTotalVFrequnce；
如一个屏，主频为25601080@60Hz，那么...

			
		

	





	

		

			

				
					
LCD 显示--lvds

					
最新发布

				
			

			

				

					小比特的博客
				

				

					07-01
					
					1315
					
				

			

		

		

			
				
本文章针对开发板上lvds接口，lcd屏驱动开发记录，并利用modetest工具测试

			
		

	





	

		

			

				
					
水平同步信号（HSYNC）、垂直同步信号（VSYNC）如何同步显示器的扫描行和帧用代码详细举例说明

				
			

			

				

					07-11
				

			

		

		

			
				
在FPGA中，可以通过生成水平同步信号（HSYNC）和垂直同步信号（VSYNC）来实现对显示器扫描行和帧的同步。下面是一个简单的示例代码，用于生成HSYNC和VSYNC信号：

```verilog
module VGA_Sync (
  input clk,
  output reg hsync,
  output reg vsync
);

parameter H_SYNC_CYCLES = 96; // 水平同步脉冲周期
parameter H_BACK_PORCH = 48; // 水平后肩周期
parameter H_ACTIVE = 640; // 水平有效像素数
parameter H_FRONT_PORCH = 16; // 水平前肩周期

parameter V_SYNC_CYCLES = 2; // 垂直同步脉冲周期
parameter V_BACK_PORCH = 33; // 垂直后肩周期
parameter V_ACTIVE = 480; // 垂直有效行数
parameter V_FRONT_PORCH = 10; // 垂直前肩周期

reg [11:0] h_count;
reg [10:0] v_count;

always @(posedge clk) begin
  if (h_count == H_SYNC_CYCLES-1) begin
    h_count <= 0;
    hsync <= 1;
  end else if (h_count == H_SYNC_CYCLES+H_BACK_PORCH-1) begin
    h_count <= 0;
    hsync <= 0;
  end else if (h_count < H_SYNC_CYCLES+H_BACK_PORCH+H_ACTIVE+H_FRONT_PORCH-1) begin
    h_count <= h_count + 1;
    hsync <= 0;
  end else if (h_count == H_SYNC_CYCLES+H_BACK_PORCH+H_ACTIVE+H_FRONT_PORCH-1) begin
    h_count <= 0;
    v_count <= v_count + 1;
    hsync <= 0;
  end

  if (v_count == V_SYNC_CYCLES-1) begin
    v_count <= 0;
    vsync <= 1;
  end else if (v_count == V_SYNC_CYCLES+V_BACK_PORCH-1) begin
    v_count <= 0;
    vsync <= 0;
  end else if (v_count < V_SYNC_CYCLES+V_BACK_PORCH+V_ACTIVE+V_FRONT_PORCH-1) begin
    v_count <= v_count + 1;
    vsync <= 0;
  end else if (v_count == V_SYNC_CYCLES+V_BACK_PORCH+V_ACTIVE+V_FRONT_PORCH-1) begin
    v_count <= 0;
    vsync <= 0;
  end
end

endmodule
```

上述代码中，我们定义了一个名为VGA_Sync的模块，它包含了时钟（clk）作为输入，并且输出了两个信号，hsync和vsync。

通过使用两个计数器，h_count和v_count，我们可以根据指定的参数来生成HSYNC和VSYNC信号。

具体的生成过程如下：
1. 在水平同步信号的生成中，当h_count计数器达到H_SYNC_CYCLES-1时，表示水平同步脉冲的开始，此时hsync信号置为高电平。当h_count计数器达到H_SYNC_CYCLES+H_BACK_PORCH-1时，表示水平后肩周期结束，hsync信号置为低电平。在H_SYNC_CYCLES+H_BACK_PORCH到H_SYNC_CYCLES+H_BACK_PORCH+H_ACTIVE+H_FRONT_PORCH-1期间，表示水平有效像素周期，此时hsync信号保持低电平。
2. 在垂直同步信号的生成中，当v_count计数器达到V_SYNC_CYCLES-1时，表示垂直同步脉冲的开始，此时vsync信号置为高电平。当v_count计数器达到V_SYNC_CYCLES+V_BACK_PORCH-1时，表示垂直后肩周期结束，vsync信号置为低电平。在V_SYNC_CYCLES+V_BACK_PORCH到V_SYNC_CYCLES+V_BACK_PORCH+V_ACTIVE+V_FRONT_PORCH-1期间，表示垂直有效行周期，此时vsync信号保持低电平。

通过以上代码实现，我们可以在FPGA中生成HSYNC和VSYNC信号，用于同步显示器的扫描行和帧。需要注意的是，示例代码中的参数值是根据常见的VGA显示器参数进行设置的，实际应用中需要根据具体的显示器规格进行调整。

			
		

	



              




          




        



    





    



      

      

        
      

      





	

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