dok12-CSDN博客

原创解决Reset pin /xx/RESETN (associated clock /xx/CLK) is connected to asynchronous reset source /RESETN.

vivado block design 中遇到的错误，fifo 上的resetn始终出现题目中的报错，解决办法很简单，将fifo 上的这个resetn 接到对应的port 之后，再点击port properties ,说明clock port 是哪个时钟。出现这个原因应该是因为系统无法判断resetn对应的时钟域是哪个，所以需要手动解决.

2024-09-09 10:39:53 323

原创 vivado 的 ila 接AXI 总线一直报错

接线正确的前提下总是报错，我的时钟接的ps端的时钟线FCLK_CLK0.对jtag的频率多次调整也没效果，后来参考他人意见，重启了ps端，解决问题。重启PS端就是将vitis软件至于DEBUG状态随便烧录下就可以了。

2024-09-01 15:57:37 348

原创 VIVADO :ONLY ONE BD

工程路径有个空格（space)，导致该问题发生。修改路径中的文件夹名，将路径中的空格删除，解决。

2024-08-01 17:33:09 332

7，解决set up 的方法搜索了下，有组合逻辑流水线，降低频率等。根据这次的实际情况，选择修改约束。6，根据路径，确定这是一个组合逻辑的模块。5，检查确定报错的是setup ,双击红点，双击路径，可以看经过的cell。1，只是阐述wns报警的一种情况，不是本人这种情况的请找其他大神。4，报错的路径是intra clock ,这是一个时钟域内路径问题。2，implement 之后时序报错，wns为负数。10 跑了数次，将所有需要修订的路径修改完毕。9, 需要修的点比较多，推荐用正则表达式。

2024-07-12 15:28:27 667

原创 ZYNQ NE10 裸机（standalone)

链接的编译条件：GitHub - rubennc91/Ne10_zynq_lib: It's a copy/fork of the Ne10 project. This is the Ne10 libraries to use it with Xilinx Zynq in baremetal.

2024-03-19 13:44:59 513

原创 zynq7000 neon 裸机编译

所以我的miscellaneous 编译选项是：-mcpu=cortex-a9 -mfpu=neon-vfpv4 -mfloat-abi=hard -Wl,-build-id=none -specs=Xilinx.spec -march=armv7-a -marm。对makefile不熟，所以自己的解决方法比较粗暴，排除了几个用不上的文件夹。zynq7000是arm-v7,所以我修改的是-march=armv7-a -marm。大家根据自己情况选择啊。最后的选项是-mfpu=neon-vfpv4。

2024-03-19 10:50:04 687 6

原创 zynq usb 传输大小修改

1)文件xusbps_ch9_winusb.c中的XUsbPs_Ch9SetupCfgDescReply()函数，对bulk out endpoint config，bulk in endpoint config两部分中的wMaxPacketSize改成be2les(0x400)2）文件Xusbps_COMMS.c中xusb_COMMS_init()函数中，将BufSize,maxPacketSize改成1024。用原方法一次只能传输512个字节，可是需要传输更多的字节就分多次传输。

2024-03-18 10:32:01 629

原创 Petalinux2022 qemu 退出

petalinux prebuilt 之后退出不了。kill 也很麻烦，在手册找到退出办法。

2023-11-09 14:22:58 168

原创 grub 启动

22.04，msi主板。出现了Minimal BASH-like line editingis supported。2)长按e键，之后就会跳出一个界面。因为我选择F10 ,直接安装系统。2 解决办法：准备好安装u盘。

2023-10-19 16:04:26 230

原创 HDL_BITS 学习（9）

verilog hdl bits 练习

2022-10-27 23:47:44 355 1

原创 stlink utility

用stlink utility 连接stm32f1,出现了stm32w1

2022-01-14 15:14:36 3967 5

转载异步复位同步释放（Synchronized Asynchronous Reset）

verilog reset 中的同步，异步复位的优缺点。

2021-12-22 16:00:57 353

原创 HDLBITS 练习卡诺图化简部分

hdlbits 卡诺图部分

2021-12-12 12:41:48 9599

原创 HDL_BITS 练习（8）

hdlbits 练习基本门电路

2021-12-03 17:45:01 217

原创 HDL_BITS 练习（六）

veriloghdl-bits 练习 more verilog features 部分

2021-12-03 16:48:04 206

原创 HDL_BITS 练习（五）

veriloghdl-bits 练习 procedure 部分

2021-12-03 14:56:33 628

原创 HDL_BITS 练习（四）

verilog 练习网站HDLBits 自学练习，本篇练习是module:hierachy 部分

2021-11-14 23:01:27 293

原创 HDL_BITS 练习（三）

1 vector0Build a circuit that has one 3-bit input, then outputs the same vector, and also splits it into three separate 1-bit outputs. Connect outputo0to the input vector's position 0,o1to position 1, etc.三位输入，输出1个三位信号，三个一位信号o2,o1,o0module top_mo...

2021-11-13 23:17:34 580

原创 HDL_BITS练习（二）

代码练习：没有用tab键，全部4个空格符代替1 four-wires:module top_module( input a,b,c, output w,x,y,z );//only when you are certain about width of each signals assign {w,x,y,z}={a,b,b,c};endmodule2 inverter：非门hint:Verilog has separate bitwise-NOT...

2021-11-13 12:58:58 214

原创 HDL_BITS 练习（一）

HDL_BITS 练习（一）发现一个在线练习Verilog hdl的网站https://hdlbits.01xz.net/wiki/，省去了安装quartus 和xilinx相关软件的功夫，非常适合初学者。在线练习。相关的网站介绍和练习答案CSDN上就有，hdlbits 练习汇总_学渣的博客-CSDN博客_hdlbits，也可以自己百度谷歌都行。本文只是用于自己练习,不足之处不吝指教。1 basics1) simple wire大略翻译：创建分别带有输入输出wire的模...

2021-11-13 12:16:35 377

原创 CentOS7 启动报错 Centos 7： kernel panic-not syncing

昨天在vmware 虚拟机安装了CentOS 7，在yum install,makecache,update 还没有完全结束就power off 结果今天就开不了系统了。第三行显示了原因kernel panic-not syncing:VFS。。。。内核更新出问题了。只有rescue core 的system 可以用。比较简单的解决方法就是到了启动页按下行选择rescue选项的那一...

2020-03-13 21:09:05 5497

原创 keil5 开发STM32的 IRQn_Type error

用keil5环境开发STM32和keil4开发stc的C51完全不同，记下一个坑这个IRQn_Type error原因其实很简单，就是选择的启动文件（startup）startuo_stm32f10x_hd.s是用于高密度的，而调试的device我选择的是STM32F103C4，不匹配。解决办法:1)改device，选择高密度的芯片，如STM32F103VE 2)...

2019-01-07 20:41:34 2607

原创 ADS1115的IIC通信

帮人给移远bc芯片和ads1115通信。这里根据datasheet总结下ADS1115的IIC通信datasheet里面其实有个quick guide,比较详细的介绍了和ADS1113/4/5 IIC通信的流程.这个流程是让ADS1113/4/5能够连续的进行A/D转换并且读取结果的过程。将详解下这个流程中的步骤1.写congif register，这是为了写配置寄存器，确定ADS...

2019-01-06 12:13:15 5645 1

原创 MDK5环境下stm32软件模拟

决定写写东西记忆下。长话短说。emmm开发环境Win10,64位系统，MDK5.25目标做一个流水灯例程（不重要），进行软件模拟，调试做出波形图来验证程序是否符合预期步骤建立工程，project->new uvison project 选择芯片，这个我随便选择了个stm32f103,没有芯片的话用软件自带的pack installer在线官网装或者自己网上找pack用...

2019-01-03 20:23:27 5259

原创 android layout不成功，显示The SDK layoutlib version is not supported

原本eclipse下载的sdk19，撰写的线性布局文件在SDK19下是成功的，之后下载sdk20,21,28，在28下却显示The SDK layoutlib version is not supported。怀疑是sdk库兼容或者没有下载28配套文件。总之将sdk降到19，20，21后都成功显示activity_main.xml布局文件参考https://blog.csdn.net/...

2018-08-05 11:35:41 10792

原创 android 计算器（2）

package com.example.calculater;import android.os.Bundle;import android.support.v7.app.ActionBarActivity;import android.view.Menu;import android.view.MenuItem;import android.view.View;import and...

2018-06-23 12:41:15 294

原创 android 计算器编写（1）

学下Android 练手。用的是eclipse adt。先写布局文件。选择新建工程之后不断enter，建立工程之后，找到自己打算编写的布局文件，路径应该是res/layout/文件名.xml，打开后开始编写。<?xml version="1.0" encoding="utf-8"?><LinearLayout xmlns:android="http://schemas.andr...

2018-06-23 12:29:46 926

原创手机与单片机之间蓝牙串口通讯（3）

将编写好的程序烧录，烧录工具ISP，注意烧录时候蓝牙模块与单片机的P30,P31接口的杜邦线要取下来，烧录结束之后再插上杜邦线，不过这时候的TX,RX端的杜邦线必须对调。即TX ->p30,RX->P31手机下载蓝牙串口APP,选择第一个安装安装成功之后打开蓝牙连接HC06设置好APP，如图，选择数据格式16进制开始发送，接收到了数字8，同时单片机P0口流水灯按照预定计划显示。表明通讯...

2018-05-02 22:40:08 2595

原创手机与单片机之间蓝牙串口通信（2）

本篇介绍如何将蓝牙模块进入AT模式，调整波特率。工具：软件串口通讯助手，免安装，直接在win7电脑上运行。首先将HC-06蓝牙通信模块和单片机串口通过杜邦线连接，接线如图所示：RX-P30 TX-P31tips:淘宝购买HC06模块的时候，卖家表示蓝牙模块的TX,RX端的丝印搞反了，所以如果你发现蓝牙模块无法和单片机通信的话，可以尝试调换下TX,RX两端的杜邦线将单片...

2018-05-02 22:17:24 11878 2

原创手机与单片机之间蓝牙串口通信（1）

打算利用蓝牙芯片HC06实现手机和单片机之间的简单通信。工具包括淘宝上淘的stc单片机实验板一块，hc-06蓝牙模块一个，杜邦线，win7电脑一部，安卓手机一部，相关软件：单片机小精灵，串口通讯助手，keil以及单片机烧录软件，蓝牙通讯软件APP。软件基本上都是免安装直接运行的。工作流程简单总结下为以下3步：1.利用单片机小精灵软件，做好烧录程序，确定波特率应该设置为24002.hc-06蓝牙模块...

2018-05-02 22:11:29 29577 9

正则表达式regex静态库

概述：在xilinx vitis上裸机程序编译，亲测可用。linux系统的话没试过，不过linux自己的正则表达一般都足够了。文件：静态库：libregex.a; 头文件：regex.h 使用方法：和静态库用法一致，将头文件和静态库包含在工程，添加lib，源文件里面添加头文件regex.h，之后就可以调用里面的函数了。下载不用积分，如果要积分的话就是csdn加的。

2024-03-18