解决Reset pin /xx/RESETN (associated clock /xx/CLK) is connected to asynchronous reset source /RESETN.

最新推荐文章于 2024-10-11 22:51:36 发布
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文章标签： fpga开发
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vivado block design 中遇到的错误，fifo 上的resetn始终出现题目中的报错， 解决办法很简单，将fifo 上的这个resetn 接到对应的port 之后，再点击port properties ,说明clock port 是哪个时钟。出现这个原因应该是因为系统无法判断resetn对应的时钟域是哪个，所以需要手动解决.

dok12
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按句解释 clk_6mhz instance_name ( // Clock out ports .clk_out1(clk_10mhz), // output clk_out1输入的是10mhz // Status and control signals .resetn(sys_rst_n), // input resetn // Clock in ports .clk_in1(sys_clk) ); rom_12x135 rom_12x135_inst ( .clka(clk_10mhz), // input wire clka .ena(sys_rst_n), // input wire ena .addra(addr), // input wire [7 : 0] addra .douta(dout) // output wire [11 : 0] douta ); always@(posedge clk_10mhz or negedge sys_rst_n) if(!sys_rst_n) count0_25s <= 22'b0; else if(count0_25s == count0_25s_max -1) count0_25s <= 22'b0; else count0_25s <= count0_25s + 1;
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